WO2009093328A1 - 半導体装置及びその製造方法 - Google Patents

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Naoyoshi Tamura
Yosuke Shimamune
Hirotaka Maekawa
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Fujitsu Microelectronics Limited
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    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Definitions

  • the present invention relates to a semiconductor device capable of high-speed operation and a manufacturing method thereof.
  • the area of the channel region located immediately below the gate electrode is very small as compared with the previous transistors.
  • the mobility of carriers (electrons and holes) traveling in the channel region is greatly affected by the stress applied to the channel region. Therefore, many attempts have been made to improve the operation speed of the semiconductor device by adjusting such stress.
  • Non-Patent Document 1 a transistor whose channel is a region into which an impurity of a silicon substrate is introduced, the mobility of holes is smaller than the mobility of electrons. Therefore, improving the operation speed of the p-channel MOS transistor using holes as carriers is an important issue in designing a semiconductor integrated circuit device.
  • the mobility of holes is improved by generating uniaxial compressive strain in the channel region. Further, it has been pointed out in principle that in such a p-channel MOS transistor, the mobility of holes increases as the compressive strain generated in the channel region increases (Non-Patent Document 1).
  • the compressive strain can be increased by increasing the Ge content in the epitaxially grown SiGe layer.
  • Non-patent Document 2 the critical film thickness at which dislocations are generated is called the critical film thickness.
  • the thickness In order to epitaxially grow a SiGe layer without dislocations, it is desirable that the thickness be less than the critical film thickness.
  • the Ge content is kept low in order to ensure normal operation.
  • the carrier mobility is kept lower than the theoretically possible level.
  • the first semiconductor device includes a silicon substrate, a gate insulating film formed on the silicon substrate, and a gate electrode formed on the gate insulating film. Grooves are formed on both sides of the gate electrode and on the surface of the silicon substrate. Further, the first semiconductor layer containing Ge formed so as to cover the bottom surface and the side surface of the groove, and is formed on the first semiconductor layer, and is lower than the Ge content of the first semiconductor layer. A second semiconductor layer containing Ge in a content ratio and a third semiconductor layer containing Ge formed on the second semiconductor layer are provided.
  • the second semiconductor device is provided with a silicon substrate, a gate insulating film formed on the silicon substrate, and a gate electrode formed on the gate insulating film. Grooves are formed on both sides of the gate electrode and on the surface of the silicon substrate. Further, the first semiconductor layer including C formed so as to cover the bottom and side surfaces of the groove, and formed on the first semiconductor layer, and lower than the C content of the first semiconductor layer. A second semiconductor layer containing C in content and a third semiconductor layer containing C formed on the second semiconductor layer are provided.
  • FIG. 1 is a cross-sectional view showing a p-channel MOS transistor according to a reference example.
  • FIG. 2 is a diagram showing a process of epitaxial growth of the SiGe layer.
  • FIG. 3A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3B is a cross-sectional view illustrating the method for manufacturing the semiconductor device, following FIG. 3A.
  • FIG. 3C is a cross-sectional view illustrating the method for manufacturing the semiconductor device, following FIG. 3B.
  • FIG. 3D is a cross-sectional view illustrating the method for manufacturing the semiconductor device, following FIG. 3C.
  • FIG. 3E is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 3D.
  • FIG. 3A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3B is a cross-sectional view illustrating the method for manufacturing the semiconductor device
  • FIG. 3F is a cross-sectional view illustrating the manufacturing method of the semiconductor device, following FIG. 3E.
  • FIG. 3G is a cross-sectional view illustrating the manufacturing method of the semiconductor device, following FIG. 3F.
  • FIG. 3H is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 3G.
  • FIG. 3I is a cross-sectional view illustrating the method for manufacturing the semiconductor device, following FIG. 3H.
  • FIG. 3J is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 3I.
  • FIG. 3K is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 3J.
  • FIG. 3L is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG.
  • FIG. 3M is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 3L.
  • FIG. 4 is a graph showing the results of analysis performed by the inventors.
  • FIG. 5 is a diagram showing a p-channel MOS transistor to be analyzed.
  • Figure 6A is a graph showing the relationship between the B content and the strain epsilon 1.
  • Figure 6B is a graph showing the relationship between the B content and the strain epsilon 2.
  • FIG. 7 is a graph showing the relationship between Ge content and strain.
  • FIG. 8 is a diagram showing a preferable distribution of the B content.
  • FIG. 9A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 9A is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 9B is a cross-sectional view illustrating the method for manufacturing the semiconductor device, following FIG. 9A.
  • FIG. 9C is a cross-sectional view illustrating the manufacturing method of the semiconductor device, following FIG. 9B.
  • FIG. 9D is a cross-sectional view illustrating the manufacturing method of the semiconductor device, following FIG. 9C.
  • FIG. 9E is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 9D.
  • FIG. 10 is a layout diagram showing an example of SoC.
  • FIG. 11 is a block diagram illustrating an example of a mobile phone.
  • a gate insulating film 52 and a gate electrode 53 are formed on a silicon substrate 51 having a surface Miller index of (001).
  • a sidewall 54 is formed on the side of the gate electrode 53.
  • a recess 56 is formed on the surface of the silicon substrate 51 outside the sidewall 54.
  • the Miller index on the bottom surface of the recess 56 is (001), and the Miller index on the side surface on the channel region side is ⁇ 111>.
  • an impurity diffusion layer 55 surrounding the recess 56 is formed.
  • an inclined SiGe layer 57 and a fixed SiGe layer 58 are formed in order from the bottom.
  • the Ge content of the inclined SiGe layer 57 increases from the lower surface toward the upper surface, and the Ge content of the fixed SiGe layer 58 matches the Ge content on the upper surface of the inclined SiGe layer 57.
  • the graded SiGe layer 57 and the fixed SiGe layer 58 are epitaxially grown.
  • the fixed SiGe layer 57 since the inclined SiGe layer 57 whose Ge content gradually increases is formed before the formation of the fixed SiGe layer 58 having a high Ge content, the fixed SiGe layer 57 is epitaxially grown even if the recess 56 is deepened. Dislocations hardly occur in the layer 58. Therefore, the recess 56 can be deepened and a tensile stress in the thickness direction can be strongly applied to the channel region. Further, since the fixed SiGe layer 58 is located on the side of the channel region, a lateral compressive stress can be applied to the channel region. And it is thought that compressive strain can be effectively generated in the channel region by these two stresses.
  • the inventors of the present application conducted further intensive studies to investigate the cause.
  • the initial layer of the SiGe layer 62 is formed not only on the bottom surface of the recess 63 but also on the side surface. It became clear that. That is, in the example shown in FIG. 1, even if the inclined SiGe layer 57 is intended to be formed only on the bottom of the recess 56, the inclined SiGe layer 57 is actually formed also on the side surface of the recess 56 on the channel side. It is. For this reason, the stress from the fixed SiGe layer 58 does not sufficiently act on the channel region, and the desired compressive strain does not occur in the channel region.
  • the SiGe layer 62 when the initial layer of the SiGe layer 62 is formed, the SiGe layer 62 hardly grows in the lateral direction, and it is clear that the entire layer grows in the thickness direction. This is because the initial layer is formed by adsorption, but after that, it is affected by the etching action by HCl contained in the source gas for selective growth, and Si-- in the plane with Miller index ⁇ 111>. This is because it is difficult for SiH 4 and GeH 4 to be deposited on the initial layer due to the large activation energy of Cl bonds.
  • the first embodiment mainly relates to a p-channel MOS transistor.
  • 3A to 3M are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment in the order of steps.
  • an STI Shallow Trench
  • An element isolation insulating film 12 that defines the nMOS region 1 and the pMOS region 2 is formed by an isolation method.
  • the nMOS region 1 is a region where an n-channel MOS transistor is to be formed
  • the pMOS region 2 is a region where a p-channel MOS transistor is to be formed.
  • a silicon oxide film having a thickness of 10 nm is formed at 900 ° C. by dry oxidation, and then, for example, 750 by CVD using SiH 2 Cl 2 and NH 3.
  • a silicon nitride film having a thickness of about 112 nm is formed at a temperature of ° C. Thereafter, portions of the silicon oxide film and the silicon nitride film located on the region where the element isolation insulating film 12 is to be formed are removed by etching. Subsequently, the silicon substrate 11 is etched using the remaining portions of the silicon oxide film and the silicon nitride film as a hard mask, thereby forming a groove. Next, a silicon oxide film is formed in the trench and on the silicon nitride film by plasma CVD. Thereafter, the silicon oxide film thereon is removed by CMP until the silicon nitride film is exposed.
  • the silicon nitride film is removed by wet processing using, for example, hot phosphoric acid at 150 ° C. Further, the silicon oxide film located under the silicon nitride film is removed by wet processing using hydrofluoric acid. In this way, the element isolation insulating film 12 is formed.
  • a p-well 13p is formed on the surface of the silicon substrate 11 in the nMOS region 1, and an n-well is formed on the surface of the silicon substrate 11 in the pMOS region 2. 13n is formed.
  • a silicon oxide film 35 having a thickness of about 1.5 nm is formed as a gate insulating film on the silicon substrate 11 by dry oxidation, for example.
  • a polycrystalline silicon film having a thickness of about 100 nm is formed.
  • an n-type impurity is introduced into the polycrystalline silicon film in the nMOS region 1, and a p-type impurity is introduced into the polycrystalline silicon film in the pMOS region 2.
  • a p-type impurity for example, P (phosphorus) ions are implanted at a dose of 8 ⁇ 10 15 cm ⁇ 2 .
  • B (boron) ions are implanted at a dose of 6 ⁇ 10 15 cm ⁇ 2 .
  • RTA Rapid Thermal Treatment
  • a silicon oxide film having a thickness of, for example, 30 nm is formed on the n-type polycrystalline silicon film 14n and the p-type polycrystalline silicon film 14p. As shown in FIG. 3B, this silicon oxide film, n-type polycrystalline silicon film is formed. The film 14n and the p-type polycrystalline silicon film 14p are patterned. As a result, a gate electrode on which the silicon oxide film 15 is provided is formed.
  • a photoresist film covering the pMOS region 2 is formed, and the gate electrode in the nMOS region 1 is used as a mask.
  • the acceleration energy is 3 keV
  • the dose is 1 ⁇ 10 15 cm ⁇ 2
  • As (arsenic) ions are formed.
  • the acceleration energy is 0.5 keV
  • the dose is 1 ⁇ 10 15 cm ⁇ 2
  • B ions are implanted.
  • the extension layer 16n is formed in the nMOS region 1
  • the extension layer 16p is formed in the pMOS region 2.
  • a p-type pocket layer (not shown) is also formed by introducing a p-type impurity into the nMOS region 1 using the photoresist film used for forming the extension layer 16n as it is.
  • an n-type pocket layer (not shown) is also formed by introducing an n-type impurity into the pMOS region 2 using the photoresist film used in forming the extension layer 16p as it is.
  • B ions are implanted with an acceleration energy of 10 keV and a dose of 1 ⁇ 10 13 cm ⁇ 2 .
  • the acceleration energy and 10 keV to inject a dose as 2 ⁇ 10 13 cm -2.
  • a silicon nitride film is formed on the entire surface and etched back to form a silicon nitride film 17 having a thickness of, for example, 20 nm on the side of the gate electrode, as shown in FIG. 3D.
  • a silicon oxide film and a silicon nitride film are formed on the entire surface, and these are etched back to form a silicon oxide film 18 covering the side and upper sides of the gate electrode as shown in FIG.
  • a silicon nitride film 19 is formed on the side of the film 18.
  • the thickness of the silicon oxide film 18 is, for example, 5 nm or less, and the thickness of the silicon nitride film 19 is, for example, about 20 nm.
  • a silicon oxide film 18 is interposed between the silicon nitride film 19 and the silicon substrate 11.
  • a photoresist film covering the nMOS region 1 is formed, and this and the gate electrode in the pMOS region 2 are used as a mask, B energy is implanted with an acceleration energy of 10 keV and a dose of 3 ⁇ 10 13 cm ⁇ 2. .
  • B energy is implanted with an acceleration energy of 10 keV and a dose of 3 ⁇ 10 13 cm ⁇ 2. .
  • a p-type impurity diffusion layer 34 deeper than the extension layer 16p is formed in the pMOS region 2.
  • a silicon oxide film 20 covering the nMOS region 1 is formed, and the silicon substrate 11 in the pMOS region 2 is etched using the silicon oxide film 20 as a hard mask, so that the p-type impurity diffusion layer 34 is formed.
  • a recess 21 overlapping with a part is formed.
  • the depth of the recess 21 is about 50 nm, for example.
  • TMAH tetramethylammonium hydroxide
  • the silicon substrate 11 is placed in a low-pressure CVD apparatus filled with hydrogen gas and inert gas (nitrogen gas, argon gas, helium gas, etc.) and maintained at a pressure of 5 Pa to 1330 Pa, and 400 ° C. in a hydrogen atmosphere.
  • the silicon substrate 11 is heated to ⁇ 550 ° C.
  • hydrogen baking is performed by holding for about 60 minutes at maximum under these conditions.
  • a mixed gas of SiH 4 , HCl, and GeH 4 is supplied into the low-pressure CVD apparatus in addition to the hydrogen gas and / or the inert gas.
  • SiH 4 is a Si source gas
  • GeH 4 is a Ge source gas.
  • HCl is a gas that improves the selectivity in the growth direction.
  • the partial pressure of B 2 H 6 is in the range of 1 ⁇ 10 -5 Pa ⁇ 1 ⁇ 10 -3 Pa
  • the partial pressure is 1 Pa ⁇ 10 Pa of HCl Fix within the range.
  • the partial pressure of GeH 4 is 10 Pa.
  • a Si 0.76 Ge 0.24 layer having a thickness of 5 nm is formed by epitaxial growth. That is, as shown in FIG. 3G, the SiGe layer 22 with the Ge content fixed at 24% is formed on the bottom surface of the recess 21 as the first semiconductor layer. At this time, as is apparent from the analysis result shown in FIG. 2, the SiGe layer 22 is also formed on the side surface of the recess 21.
  • the growth temperature of the SiGe layer 22 is preferably 600 ° C. or lower.
  • B 2 H 6 is also supplied into the low pressure CVD apparatus while maintaining the pressure and temperature.
  • B 2 H 6 is a source gas for B (impurities).
  • the partial pressure of GeH 4 is temporarily reduced to 0 Pa, and immediately thereafter, the partial pressure of GeH 4 is increased to a range of 0.1 Pa to 10 Pa in proportion to the elapsed time. .
  • the SiGe layer 23 having a thickness of about 20 nm and a Ge content continuously changing from 0% to 25% by epitaxial growth is used as a second semiconductor layer. Formed on layer 22. At this time, as is apparent from the analysis result shown in FIG. 2, the SiGe layer 23 hardly grows in the lateral direction.
  • the SiGe layer 24 having a thickness of about 30 nm and a Ge content fixed to 25% is formed by epitaxial growth.
  • the semiconductor layer is formed on the SiGe layer 23.
  • the lower surface of the SiGe layer 24 is positioned below the interface between the channel region and the gate insulating film 35, and the upper surface of the SiGe layer 24 is positioned above this interface. That is, the SiGe layer 24 is located on the side of the interface between the channel region and the gate insulating film 35.
  • a silicon layer 25 having a thickness of about 5 nm to 10 nm is formed on the SiGe layer 24 by epitaxial growth.
  • the silicon oxide film 20 is removed.
  • the silicon oxide film 15 and part of the silicon oxide film 18 are also removed.
  • a silicon oxide film having a thickness of about 20 nm is formed on the entire surface at 500 ° C. or lower, and this is etched back to form the sidewalls 26.
  • a silicon oxide film 27 is formed on the gate electrode.
  • a photoresist film covering the pMOS region 2 is formed, and this is used as a mask with the gate electrode and the side wall 26 in the nMOS region 1 as an acceleration energy of 6.0 keV and a dose amount of 8 ⁇ 10 15 cm ⁇ 2. , P ions are implanted.
  • P ions are activated by performing extremely short time annealing (for example, spike annealing) with the maximum temperature being 950 ° C. or lower.
  • extremely short time annealing for example, spike annealing
  • the maximum temperature being 950 ° C. or lower.
  • the sidewall 26 and the silicon oxide film 27 are removed, a Ni or Ni alloy film having a thickness of about 10 nm is formed on the entire surface, and RTA is performed at about 300 ° C., for example.
  • RTA is performed at about 300 ° C., for example.
  • the silicide layer 28 is formed on the gate electrode, the silicon layer 25, and the n-type impurity diffusion layer 28.
  • the unreacted Ni or Ni alloy film is removed by persulfuric acid treatment. Thereafter, heat treatment is performed at 400 ° C. to 500 ° C. in order to further reduce the resistance of the silicide layer 28.
  • an interlayer insulating film 31 is formed on the entire surface, and a contact hole reaching the silicide layer 28 is formed in the interlayer insulating film 31.
  • a contact plug 32 is formed in the contact hole, and a wiring in contact with the contact plug 32 is formed on the interlayer insulating film 31.
  • a further upper interlayer insulating film, wiring, and the like are formed to complete the semiconductor device.
  • the SiGe layer 22 having a high Ge content is formed before the SiGe layer 23 having a low Ge content is formed, the side surface of the recess 21 in the SiGe layer 23 is formed. The side of the channel region is almost occupied by the SiGe layers 22 and 24. Since the Si content of the SiGe layers 22 and 24 is high, compressive strain can be effectively generated in the channel region of the p-channel MOS transistor.
  • the B concentration in the SiGe layer 23, the SiGe layer 24, and the silicon layer 25 is preferably within a range in which the resistivity of the stacked body is about 1 m ⁇ ⁇ cm.
  • the Ge content of the SiGe layers 22 and 24 is not particularly limited, and is, for example, 25% to 35%. Further, the Ge content on the upper surface of the SiGe layer 23 is not particularly limited, and is, for example, 25% to 35%. The Ge content of the SiGe layer 23 is not particularly limited, and is, for example, 20% or less. However, the Ge content of the SiGe layer 23 does not need to be inclined, but needs to be lower than the Ge content of the SiGe layer 22, and is lower than the Ge content of the SiGe layer 24. Preferably it is.
  • the depth of the recess 21 and the thickness of each SiGe layer are not particularly limited, but the thickness of the SiGe layer 22 is preferably 30 nm or less, and more preferably 5 nm or less. Further, the upper surface of the SiGe layer 24 may be at the same height as the interface between the silicon substrate 11 and the gate insulating film 35.
  • the distortion in the channel region and the vicinity thereof in the p-channel MOS transistor formed by the method according to the above-described embodiment was calculated (Example).
  • the Ge content on the upper surface of the SiGe layer 23 and the Ge content of the SiGe layer 24 were 28%, and the Ge content on the lower surface of the SiGe layer 23 was 15%.
  • the strain when the formation of the SiGe layer 22 was omitted was calculated (Comparative Example 1).
  • there are also three types of strains when only the SiGe layer fixed at a Ge content of 15% (Comparative Example 2), 18% (Comparative Example 3) or 24% (Comparative Example 4) is formed in the recess. Calculated. The result is shown in FIG.
  • a solid line in FIG. 4 indicates the distribution of strain of the transistor according to the above-described embodiment, and a broken line indicates the distribution of strain when the formation of the SiGe layer 22 is omitted. Also, the dotted line, the two-dot chain line, and the one-dot chain line indicate the strain distribution when only the SiGe layer having a Ge content fixed to 15%, 18%, and 24% is formed, respectively.
  • the horizontal axis indicates the position in the horizontal direction with respect to the center of the channel region.
  • the inventors of the present application have clarified that the distortion of the silicon substrate caused by the SiGe layer embedded in the recess is influenced not only by the Ge content but also by the B concentration. Specifically, it became clear that the higher the B concentration, the more relaxed the distortion.
  • the higher the B concentration the more relaxed the distortion.
  • the strains ⁇ 1 and ⁇ 2 are The tendency shown in FIG. 6A and FIG. 6B is shown.
  • the strain ⁇ 1 is a strain in the thickness direction generated in the silicon substrate 101 at the interface with the side surface of the SiGe layer 104
  • the strain ⁇ 2 is a lateral strain generated in the silicon substrate 101 at the interface with the bottom surface of the SiGe layer 104. It is.
  • the higher the B concentration the smaller the strains ⁇ 1 and ⁇ 2 .
  • the case does not contain B
  • the B concentration is compared with the case of 4 ⁇ 10 20 cm -3, required to produce a strain epsilon 1 of the same size Ge The content is different by about 6%.
  • the B concentration is not made uniform among the SiGe layer 23, the SiGe layer 24, and the silicon layer 25, but is adjusted according to required characteristics. For example, as shown in FIG. 8, in the SiGe layer 24 having a high Ge content, the B concentration is lowered to 1 ⁇ 10 20 cm ⁇ 3, and the B concentrations of the SiGe layers 23 and 25 sandwiching the B concentration are 5 ⁇ 10 20 cm 3. ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • Such adjustment can be easily performed by controlling the partial pressure of the B source gas (for example, B 2 H 6 ) supplied into the low pressure CVD apparatus.
  • the second embodiment mainly relates to an n-channel MOS transistor.
  • an n-channel MOS transistor it is necessary to generate a tensile strain in the lateral direction in the channel region.
  • a SiC layer may be formed in the recess.
  • the same effect as in the first embodiment can be obtained also in the n-channel MOS transistor by appropriately controlling the C content.
  • 9A to 9E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment in the order of steps.
  • the processes up to the formation of the silicon oxide film 18 and the silicon nitride film 19 are performed (FIG. 3E).
  • an n-type impurity diffusion layer 46 deeper than the extension layer 16 n is formed in the nMOS region 1.
  • a silicon oxide film covering the pMOS region 2 is formed, and the silicon substrate 11 in the nMOS region 1 is etched using this as a hard mask, thereby forming a recess 41 overlapping with a part of the n-type impurity diffusion layer 46.
  • the same method as that for the recess 21 is used.
  • an SiC layer 42 having a thickness of 5 nm and a C content of 10% is formed on the bottom surface of the recess 41 as a first semiconductor layer by epitaxial growth.
  • the SiC layer 42 is also formed on the side surface of the recess 41.
  • an SiC layer 43 having a thickness of about 20 nm and a C content continuously changing from 0% to 2% is formed as a second semiconductor layer on the SiC layer 42 by epitaxial growth. To do. At this time, as apparent from the analysis result shown in FIG. 2, the SiC layer 43 hardly grows in the lateral direction.
  • an SiC layer 44 having a thickness of about 30 nm and a C content of 10% is formed on the SiC layer 43 as a third semiconductor layer by epitaxial growth.
  • the lower surface of SiC layer 44 is located below the interface between the channel region and gate insulating film 35, and the upper surface of SiC layer 44 is located above this interface. That is, the SiC layer 44 is located on the side of the interface between the channel region and the gate insulating film 35.
  • a silicon layer 45 having a thickness of about 5 nm to 10 nm is formed on the SiC layer 44 by epitaxial growth.
  • processing similar to the processing in the first embodiment for the p-channel MOS transistor is performed to complete the semiconductor device.
  • the SiC layer 42 with a high C content is formed before the formation of the SiC layer 43 with a low C content, the side surface of the recess 41 in the SiC layer 43 is formed. The side of the channel region is almost occupied by the SiC layers 42 and 44. Since the SiC contents of SiC layers 42 and 44 are high, tensile strain can be effectively generated in the channel region of the n-channel MOS transistor.
  • the method of the first embodiment may be adopted when forming the p-channel MOS transistor.
  • the C content of the SiC layers 42 and 44 is not particularly limited, and is, for example, 1% to 2.5%.
  • the C content on the upper surface of the SiC layer 43 is not particularly limited, for example, 1% to 2.5%, and the C content of the SiC layer 43 is not particularly limited, for example, 1% or less.
  • the C content of the SiC layer 43 does not need to be inclined, but it needs to be lower than the C content of the SiC layer 42 and is lower than the C content of the SiC layer 44. Preferably it is.
  • the depth of the recess 41 and the thickness of each SiC layer are not particularly limited, but the thickness of the SiC layer 42 is preferably 30 nm or less, and more preferably 5 nm or less. Further, the upper surface of SiC layer 44 may be at the same height as the interface between silicon substrate 11 and gate insulating film 35.
  • the concentration of impurities in the SiC layer is not particularly limited, but in the SiC layer 44 having a high C content, the impurity concentration is lowered, and the impurity concentrations of the SiC layers 43 and 45 sandwiching the impurity concentration are 2 ⁇ 10 20 cm ⁇ 3. It is preferable to increase it to ⁇ 1 ⁇ 10 21 cm ⁇ 3 , particularly 5 ⁇ 10 20 cm -3 to 1 ⁇ 10 21 cm -3 .
  • impurities include P (phosphorus) and As (arsenic).
  • a film for applying a lateral tensile stress to the channel region is formed in the nMOS region 1, and the channel region is formed in the pMOS region 2.
  • a film that applies a compressive stress in the lateral direction may be formed.
  • An example of such a film is a silicon nitride film.
  • FIG. 10 shows an example of SoC.
  • SoC System-on-Chip
  • FIG. 10 shows an example of SoC.
  • the logic circuit unit 111 includes the MOS transistors of the first embodiment and the second embodiment.
  • FIG. 11 shows an example of a mobile phone.
  • the cellular phone 120 is provided with an antenna 121 that transmits and receives radio waves to and from the outside, a speaker 125 that outputs sound to the outside, and a microphone 126 that inputs sound from the outside.
  • a transmission / reception processing unit 122 that performs conversion between input / output signals of the antenna 121 and input / output signals of the speaker 125 and the microphone 126, a control unit 123 that performs this control, a memory that stores programs executed by the control unit 123, and the like 124 is provided.
  • a display unit 127 for displaying an operation state and the like, and an operation unit 128 such as a numeric keypad operated by the user are provided.
  • the control unit 123 is composed of a high-frequency LSI.
  • This high-frequency LSI includes the MOS transistors of the first and second embodiments.
  • the first semiconductor layer having a higher Ge or C content than the second semiconductor layer is formed so as to cover the bottom and side surfaces of the groove, The distortion of the region directly under the gate insulating film caused by the semiconductor layer can be effectively increased.

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Abstract

　ｐＭＯＳ領域２内にリセス（２１）を形成した後、リセス（２１）の底面及び側面を覆うようにＳｉＧｅ層（２２）を形成する。次に、ＳｉＧｅ層（２２）上に、ＳｉＧｅ層（２２）より低い含有率でＧｅを含むＳｉＧｅ層（２３）を形成する。次に、ＳｉＧｅ層（２３）上に、ＳｉＧｅ層（２４）を形成する。

Description

半導体装置及びその製造方法
　本発明は、高速動作が可能な半導体装置及びその製造方法に関する。
　プロセスルールが９０ｎｍノード以降のトランジスタ等のＬＳＩでは、素子の微細化に伴う待機オフリーク電流が無視できなくなっている。このため、トランジスタのゲート長の単純な微細化だけでデバイス性能を向上することが困難となり、デバイス性能を向上するための新しい試みが必要とされている。
　このような超微細化トランジスタでは、ゲート電極の直下に位置するチャネル領域の面積が、それまでのトランジスタと比較して非常に小さい。このような場合、チャネル領域を走行するキャリア（電子及びホール）の移動度は、チャネル領域に印加された応力の影響を大きく受けることが知られている。そこで、このような応力を調整することにより、半導体装置の動作速度を向上させようとする試みが数多くなされている。
　一般に、シリコン基板の不純物が導入された領域をチャネルとするトランジスタでは、電子の移動度よりもホールの移動度の方が小さい。従って、ホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要な課題となっている。そして、ｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮歪を生じさせることにより、ホールの移動度が向上することが知られている。また、このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に生じる圧縮歪が大きい程、ホールの移動度が増大することが、原理的に指摘されている（非特許文献１）。
　そして、ｐチャネルＭＯＳトランジスタの形成において、シリコン基板のソース領域及びドレイン領域にリセスを形成し、そこにＳｉＧｅ層をエピタキシャル成長させるという方法が検討されている。この方法では、エピタキシャル成長させるＳｉＧｅ層中のＧｅ含有率を増大させることによって圧縮歪を増大させることができる。
　しかしながら、Ｇｅ含有率が高くなりすぎると、基板を構成するＳｉとＳｉＧｅとの格子不整合が大きくなりすぎて、転位が発生してしまう。このような転位は、ＳｉＧｅ層が誘起する圧縮歪の効果を弱めるばかりではなく、この転位をパスとするリーク電流を増大させる。この結果、トランジスタ性能が劣化してしまう。
　一般に、シリコン基板上にエピタキシャル成長したＳｉＧｅ層中に生ずる転位は、Ｇｅ含有率が高いほど、また、その厚さが厚いほど、発生しやすい（非特許文献２）。理論上は、転位が発生する限界の膜厚は臨界膜厚とよばれ、転位が存在しないＳｉＧｅ層をエピタキシャル成長させるためには、その厚さを臨界膜厚以下にすることが望ましい。しかし、ＳｉＧｅ層の厚さを限界膜厚以下にするためには、リセスを浅くする必要があり、チャネル領域に十分な圧縮歪を生じさせることが困難である。
　従って、従来の技術では、正常動作を確保するために、Ｇｅ含有率が低く抑えられている。このため、キャリアの移動度が、理論的に可能なレベルよりも低く抑えられている。
特開２００６－１８６２４０号公報 特開２００６－２７８７７６号公報 特開２００６－３３２３３７号公報 K. Mistry, et al., 2004Symposium on VLSI Technology, Digest of Technical Papers, pp.50-51 R.People, et al., Appl.Phys. Lett. Vol.47 (3), 1985
　本発明は、キャリアの移動度をより向上させることができる半導体装置及びその製造方法を提供することを目的とする。
　第１の半導体装置には、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、が設けられている。前記ゲート電極の両側であって、前記シリコン基板の表面に溝が形成されている。そして、更に、前記溝の底面及び側面を覆うように形成されたＧｅを含む第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層のＧｅ含有率より低い含有率でＧｅを含む第２の半導体層と、前記第２の半導体層上に形成されたＧｅを含む第３の半導体層と、が設けられている。
　第２の半導体装置には、シリコン基板と、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、が設けられている。前記ゲート電極の両側であって、前記シリコン基板の表面に溝が形成されている。そして、更に、前記溝の底面及び側面を覆うように形成されたＣを含む第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層のＣ含有率より低い含有率でＣを含む第２の半導体層と、前記第２の半導体層上に形成されたＣを含む第３の半導体層と、が設けられている。
図１は、参考例に係るｐチャネルＭＯＳトランジスタを示す断面図である。 図２は、ＳｉＧｅ層のエピタキシャル成長の過程を示す図である。 図３Ａは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｃは、図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｄは、図３Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｅは、図３Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｆは、図３Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｇは、図３Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｈは、図３Ｇに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｉは、図３Ｈに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｊは、図３Ｉに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｋは、図３Ｊに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｌは、図３Ｋに引き続き、半導体装置の製造方法を示す断面図である。 図３Ｍは、図３Ｌに引き続き、半導体装置の製造方法を示す断面図である。 図４は、本願発明者らが行った分析結果を示すグラフである。 図５は、分析の対象としたｐチャネルＭＯＳトランジスタを示す図である。 図６Ａは、Ｂ含有量と歪みε１との関係を示すグラフである。 図６Ｂは、Ｂ含有量と歪みε２との関係を示すグラフである。 図７は、Ｇｅ含有率と歪みとの関係を示すグラフである。 図８は、Ｂ含有量の好ましい分布を示す図である。 図９Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 図９Ｂは、図９Ａに引き続き、半導体装置の製造方法を示す断面図である。 図９Ｃは、図９Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図９Ｄは、図９Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図９Ｅは、図９Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１０は、ＳｏＣの一例を示すレイアウト図である。 図１１は、携帯電話機の一例を示すブロック図である。
　（参考例）
　先ず、本発明に関連する参考例について説明する。本願発明者らは、ｐチャネルＭＯＳトランジスタの形成に当たり、ＳｉＧｅ層中のＧｅ含有率に変化をつけることにより、深いリセスを用いながら、転位の発生を抑制することができることを見出した。このような構造のｐチャネルＭＯＳトランジスタを図１に示す。
　このｐチャネルＭＯＳトランジスタでは、表面のミラー指数が（００１）のシリコン基板５１の上にゲート絶縁膜５２及びゲート電極５３が形成されている。また、ゲート電極５３の側方にサイドウォール５４が形成されている。そして、サイドウォール５４の外側において、シリコン基板５１の表面にリセス５６が形成されている。リセス５６の底面のミラー指数は（００１）であり、チャネル領域側の側面のミラー指数は＜１１１＞である。また、リセス５６を取り囲む不純物拡散層５５が形成されている。リセス５６内には、傾斜ＳｉＧｅ層５７及び固定ＳｉＧｅ層５８が下から順に形成されている。傾斜ＳｉＧｅ層５７のＧｅ含有率は、下面から上面に向かって増加しており、固定ＳｉＧｅ層５８のＧｅ含有率は、傾斜ＳｉＧｅ層５７の上面におけるＧｅ含有率と一致している。
　そして、このようなｐチャネルＭＯＳトランジスタの形成に当たっては、リセス５６の形成後に、傾斜ＳｉＧｅ層５７及び固定ＳｉＧｅ層５８をエピタキシャル成長させる。この方法によれば、Ｇｅ含有率が高い固定ＳｉＧｅ層５８の形成の前に、Ｇｅ含有率が徐々に増加する傾斜ＳｉＧｅ層５７をエピタキシャル成長させているので、リセス５６を深くしても、固定ＳｉＧｅ層５８に転位が生じにくい。従って、リセス５６を深くして、チャネル領域に厚さ方向の引張応力を強く作用させることができる。また、チャネル領域の側方に固定ＳｉＧｅ層５８が位置しているので、チャネル領域に横方向の圧縮応力を強く作用させることもできる。そして、これらの２つの応力によって、チャネル領域に効果的に圧縮歪を生じさせることができると考えられる。
　ところが、本願発明者らが、図１に示すｐチャネルＭＯＳトランジスタの性能について検証を重ねたところ、それまでのＳｉＧｅ層を用いたトランジスタよりは高い移動度が得られるものの、所望のレベル程の移動度が得られていないことが明らかになった。
　そこで、本願発明者らは、その原因を究明すべく更に鋭意検討を行った。この結果、図２に示すように、シリコン基板６１の表面に形成したリセス６３内にＳｉＧｅ層６２をエピタキシャル成長させる場合、ＳｉＧｅ層６２の初期層がリセス６３の底面だけでなく、側面にも形成されていることが明らかになった。つまり、図１に示す例では、傾斜ＳｉＧｅ層５７をリセス５６の底部のみに形成しているつもりであっても、実際にはリセス５６のチャネル側の側面にも傾斜ＳｉＧｅ層５７が形成されているのである。このため、固定ＳｉＧｅ層５８からの応力がチャネル領域に十分に作用せず、所望の圧縮歪がチャネル領域に生じていない。
　また、図２に示すように、ＳｉＧｅ層６２の初期層が形成されたでは、ＳｉＧｅ層６２は横方向にほとんど成長せず、全体的に厚さ方向に成長することも明らかになった。これは、初期層は吸着により形成されるが、その後は、選択成長のために原料ガスに含まれているＨＣｌによるエッチング作用の影響を受け、また、ミラー指数が＜１１１＞の面におけるＳｉ－Ｃｌ結合の活性化エネルギが大きいために、ＳｉＨ４及びＧｅＨ４が初期層上に取りつくことが困難になるからである。
　このような参考例に基づき、本願発明者らは、以下のような実施形態に想到した。
　（第１の実施形態）
　次に、第１の実施形態について、添付の図面を参照して具体的に説明する。但し、便宜上、半導体装置の構造については、その製造方法と共に説明する。第１の実施形態は、主にｐチャネルＭＯＳトランジスタに関する。図３Ａ乃至図３Ｍは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
　先ず、図３Ａに示すように、ｐ型のシリコン基板１１の表面に、ＳＴＩ（Shallow Trench
Isolation）法により、ｎＭＯＳ領域１及びｐＭＯＳ領域２を画定する素子分離絶縁膜１２を形成する。ｎＭＯＳ領域１は、ｎチャネルＭＯＳトランジスタが形成される予定の領域であり、ｐＭＯＳ領域２は、ｐチャネルＭＯＳトランジスタが形成される予定の領域である。素子分離絶縁膜１２の形成に当たっては、先ず、ドライ酸化により、９００℃にて厚さが１０ｎｍのシリコン酸化膜を形成し、次いで、例えばＳｉＨ２Ｃｌ２及びＮＨ３を用いたＣＶＤ法により、７５０℃にて厚さが１１２ｎｍ程度のシリコン窒化膜を形成する。その後、シリコン酸化膜及びシリコン窒化膜の、素子分離絶縁膜１２を形成する予定の領域上に位置する部分をエッチングにより除去する。続いて、シリコン酸化膜及びシリコン窒化膜の残存している部分をハードマスクとして用いてシリコン基板１１のエッチングを行うことにより、溝を形成する。次いで、プラズマＣＶＤ法により、溝内及びシリコン窒化膜上にシリコン酸化膜を形成する。その後、ＣＭＰ法により、シリコン窒化膜が露出するまで、その上のシリコン酸化膜を除去する。続いて、シリコン窒化膜を例えば１５０℃の熱燐酸を用いたウェット処理により除去する。更に、シリコン窒化膜の下に位置していたシリコン酸化膜を、フッ化水素酸を用いたウェット処理により除去する。このようにして素子分離絶縁膜１２が形成される。
　素子分離絶縁膜１２の形成後には、図３Ａに示すように、ｎＭＯＳ領域１内において、シリコン基板１１の表面にｐウェル１３ｐを形成し、ｐＭＯＳ領域２内において、シリコン基板１１の表面にｎウェル１３ｎを形成する。次いで、シリコン基板１１上に、例えばドライ酸化により、厚さが１．５ｎｍ程度のシリコン酸化膜３５をゲート絶縁膜として形成する。その後、例えば厚さが１００ｎｍ程度の多結晶シリコン膜を形成する。続いて、ｎＭＯＳ領域１内において、多結晶シリコン膜にｎ型不純物を導入し、ｐＭＯＳ領域２内において、多結晶シリコン膜にｐ型不純物を導入する。ｎ型不純物の導入に際しては、例えばＰ（リン）イオンを８×１０１５ｃｍ－２のドーズ量で注入する。また、ｐ型不純物の導入に際しては、例えばＢ（ボロン）イオンを６×１０１５ｃｍ－２のドーズ量で注入する。次いで、ＲＴＡ（Rapid Thermal Treatment）を行うことにより、これらの不純物を活性化させる。このようにして、ｎ型多結晶シリコン膜１４ｎ及びｐ型多結晶シリコン膜１４ｐが形成される。
　その後、ｎ型多結晶シリコン膜１４ｎ及びｐ型多結晶シリコン膜１４ｐ上に、例えば厚さが３０ｎｍのシリコン酸化膜を形成し、図３Ｂに示すように、このシリコン酸化膜、ｎ型多結晶シリコン膜１４ｎ及びｐ型多結晶シリコン膜１４ｐをパターニングする。この結果、その上にシリコン酸化膜１５が設けられたゲート電極が形成される。
　続いて、ｐＭＯＳ領域２を覆うフォトレジスト膜を形成し、これとｎＭＯＳ領域１内のゲート電極をマスクとし、加速エネルギを３ｋｅＶ、ドーズ量を１×１０１５ｃｍ－２として、Ａｓ（ヒ素）イオンを注入する。また、ｎＭＯＳ領域１を覆うフォトレジスト膜を形成し、これとｐＭＯＳ領域２内のゲート電極をマスクとし、加速エネルギを０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ－２として、Ｂイオンを注入する。これらの結果、図３Ｃに示すように、ｎＭＯＳ領域１内にエクステンション層１６ｎが形成され、ｐＭＯＳ領域２内にエクステンション層１６ｐが形成される。
　また、エクステンション層１６ｎの形成の際に用いたフォトレジスト膜をそのまま用いて、ｎＭＯＳ領域１内にｐ型不純物を導入することによりｐ型ポケット層（図示せず）も形成する。同様に、エクステンション層１６ｐの形成の際に用いたフォトレジスト膜をそのまま用いて、ｐＭＯＳ領域２内にｎ型不純物を導入することによりｎ型ポケット層（図示せず）も形成する。ｐ型不純物の導入に際しては、例えばＢイオンを、加速エネルギを１０ｋｅＶとし、ドーズ量を１×１０１３ｃｍ－２として注入する。ｎ型不純物の導入に際しては、例えばＡｓイオンを、加速エネルギを１０ｋｅＶとし、ドーズ量を２×１０１３ｃｍ－２として注入する。
　次いで、全面にシリコン窒化膜を形成し、これをエッチバックすることにより、図３Ｄに示すように、例えば厚さが２０ｎｍのシリコン窒化膜１７をゲート電極の側方に形成する。
　その後、全面にシリコン酸化膜及びシリコン窒化膜を形成し、これらをエッチバックすることにより、図３Ｅに示すように、ゲート電極の側方及び上方を覆うシリコン酸化膜１８を形成すると共に、シリコン酸化膜１８の側方にシリコン窒化膜１９を形成する。シリコン酸化膜１８の厚さは、例えば５ｎｍ以下とし、シリコン窒化膜１９の厚さは、例えば２０ｎｍ程度とする。なお、シリコン窒化膜１９とシリコン基板１１との間には、シリコン酸化膜１８が介在する。続いて、ｎＭＯＳ領域１を覆うフォトレジスト膜を形成し、これとｐＭＯＳ領域２内のゲート電極をマスクとし、加速エネルギを１０ｋｅＶ、ドーズ量を３×１０１３ｃｍ－２として、Ｂイオンを注入する。この結果、ｐＭＯＳ領域２内にエクステンション層１６ｐよりも深いｐ型不純物拡散層３４が形成される。
　次いで、図３Ｆに示すように、ｎＭＯＳ領域１を覆うシリコン酸化膜２０を形成し、これをハードマスクとして、ｐＭＯＳ領域２内のシリコン基板１１のエッチングを行うことにより、ｐ型不純物拡散層３４の一部と重畳するリセス２１を形成する。リセス２１の深さは、例えば５０ｎｍ程度とする。なお、リセス２１の形成に当たっては、先ず、ドライエッチングを行い、その後に、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液を用いたウェットエッチングを行い、ウェットエッチング時のエッチング量は、例えば１０ｎｍ程度とする。この結果、リセス２１の底面のミラー指数は（００１）となり、側面のミラー指数は＜１１１＞となる。
　その後、水素ガス及び不活性ガス（窒素ガス、アルゴンガス、ヘリウムガス等）が充填され、圧力が５Ｐａ～１３３０Ｐａに保持された減圧ＣＶＤ装置内に、シリコン基板１１を置き、水素雰囲気中で４００℃～５５０℃までシリコン基板１１を加熱する。そして、この条件下に最大で６０分間程度保持することにより、水素ベーキングを行う。
　続いて、圧力及び温度を保持したまま、減圧ＣＶＤ装置内に、上記の水素ガス及び／又は不活性ガスに加えて、ＳｉＨ４、ＨＣｌ及びＧｅＨ４の混合ガスを供給する。ＳｉＨ４はＳｉの原料ガスであり、ＧｅＨ４はＧｅの原料ガスである。また、ＨＣｌは成長方向の選択性を向上させるガスである。なお、ＳｉＨ４の分圧は１Ｐａ～１０Ｐａの範囲内で、Ｂ２Ｈ６の分圧は１×１０－５Ｐａ～１×１０－３Ｐａの範囲内で、ＨＣｌの分圧は１Ｐａ～１０Ｐａの範囲内で固定する。また、ＧｅＨ４の分圧を１０Ｐａとする。このような条件下において、エピタキシャル成長により、厚さが５ｎｍのＳｉ０．７６Ｇｅ０．２４層を形成する。つまり、図３Ｇに示すように、Ｇｅ含有率が２４％に固定されたＳｉＧｅ層２２を第１の半導体層としてリセス２１の底面上に形成する。この時、図２に示す分析結果からも明らかなように、ＳｉＧｅ層２２は、リセス２１の側面上にも形成される。なお、ＳｉＧｅ層２２の成長温度は６００℃以下とすることが好ましい。
　次いで、圧力及び温度を保持したまま、減圧ＣＶＤ装置内に、Ｂ２Ｈ６も供給する。Ｂ２Ｈ６はＢ（不純物）の原料ガスである。また、この供給とほぼ同時に、ＧｅＨ４の分圧を一時的に０Ｐａまで低下させ、その直後から、経過時間に比例させて、ＧｅＨ４の分圧を０．１Ｐａ～１０Ｐａの範囲内まで増加させる。このような条件下において、図３Ｈに示すように、エピタキシャル成長により、厚さが２０ｎｍ程度で、Ｇｅ含有率が０％から２５％まで連続的に変化するＳｉＧｅ層２３を第２の半導体層としてＳｉＧｅ層２２上に形成する。この時、図２に示す分析結果からも明らかなように、ＳｉＧｅ層２３は、横方向にはほとんど成長しない。
　その後、各ガスの分圧、圧力及び温度を保持することにより、図３Ｉに示すように、エピタキシャル成長により、厚さが３０ｎｍ程度で、Ｇｅ含有率が２５％に固定されたＳｉＧｅ層２４を第３の半導体層としてＳｉＧｅ層２３上に形成する。ＳｉＧｅ層２４の下面は、チャネル領域とゲート絶縁膜３５との界面よりも下方に位置し、ＳｉＧｅ層２４の上面は、この界面よりも上方に位置する。即ち、ＳｉＧｅ層２４は、チャネル領域とゲート絶縁膜３５との界面の側方に位置することとなる。
　続いて、圧力及び温度を保持したまま、ＧｅＨ４の供給を停止する。このような条件下において、図３Ｊに示すように、エピタキシャル成長により、厚さが５ｎｍ～１０ｎｍ程度のシリコン層２５をＳｉＧｅ層２４上に形成する。
　次いで、図３Ｋに示すように、シリコン酸化膜２０を除去する。この時、シリコン酸化膜１５及びシリコン酸化膜１８の一部も除去される。その後、厚さが２０ｎｍ程度のシリコン酸化膜を５００℃以下で全面に形成し、これをエッチバックすることにより、サイドウォール２６を形成する。この時、ゲート電極上にシリコン酸化膜２７が形成される。続いて、ｐＭＯＳ領域２を覆うフォトレジスト膜を形成し、これとｎＭＯＳ領域１内のゲート電極及びサイドウォール２６をマスクとし、加速エネルギを６．０ｋｅＶ、ドーズ量を８×１０１５ｃｍ－２として、Ｐイオンを注入する。更に、最高温度を９５０℃以下とした極短時間アニール（例えば、スパイクアニール）を行うことにより、Ｐイオンを活性化させる。この結果、ｎ型不純物拡散層２８がｎＭＯＳ領域１内に形成される。
　続いて、サイドウォール２６及びシリコン酸化膜２７を除去し、全面に厚さが１０ｎｍ程度のＮｉ又はＮｉ合金膜を形成し、例えば３００℃前後のＲＴＡを行う。この結果、図３Ｌに示すように、シリサイド層２８がゲート電極上、シリコン層２５上及びｎ型不純物拡散層２８上に形成される。次いで、未反応のＮｉ又はＮｉ合金膜を過硫酸処理により除去する。その後、シリサイド層２８をより低抵抗化をするために、４００℃～５００℃にて熱処理を行う。
　続いて、図３Ｍに示すように、全面に層間絶縁膜３１を形成し、この層間絶縁膜３１にシリサイド層２８まで到達するコンタクトホールを形成する。次いで、コンタクトホール内にコンタクトプラグ３２を形成し、層間絶縁膜３１上にコンタクトプラグ３２に接する配線を形成する。その後、さらに上層の層間絶縁膜及び配線等を形成し、半導体装置を完成させる。
　このような第１の実施形態によれば、Ｇｅ含有率が低めのＳｉＧｅ層２３の形成前に、Ｇｅ含有率が高いＳｉＧｅ層２２を形成しているため、ＳｉＧｅ層２３のリセス２１の側面上での成長が抑制され、チャネル領域の側方は、ほぼＳｉＧｅ層２２及び２４により占められる。そして、ＳｉＧｅ層２２及び２４のＧｅ含有率は高めであるので、ｐチャネルＭＯＳトランジスタのチャネル領域に効果的に圧縮歪を生じさせることができる。
　なお、ＳｉＧｅ層２３、ＳｉＧｅ層２４及びシリコン層２５中のＢ濃度は、これらの積層体の抵抗率が１ｍΩ・ｃｍ程度になる範囲内とすることが好ましい。
　また、ＳｉＧｅ層２２及び２４のＧｅ含有率は特に限定されず、例えば２５％～３５％である。また、ＳｉＧｅ層２３の上面におけるＧｅ含有率も特に限定されず、例えば２５％～３５％であり、ＳｉＧｅ層２３のＧｅ含有率も特に限定されず、例えば２０％以下である。但し、ＳｉＧｅ層２３のＧｅ含有率は、傾斜している必要はないが、ＳｉＧｅ層２２のＧｅ含有率より低くなっている必要があり、また、ＳｉＧｅ層２４のＧｅ含有率よりも低くなっていることが好ましい。
　また、リセス２１の深さ及び各ＳｉＧｅ層の厚さは特に限定されないが、ＳｉＧｅ層２２の厚さは３０ｎｍ以下であることが好ましく、５ｎｍ以下であることがより好ましい。また、ＳｉＧｅ層２４の上面がシリコン基板１１とゲート絶縁膜３５との界面と同一の高さにあってもよい。
　次に、本願発明者らが行った有限要素法（ＦＥＭ：Finite Element Method）による歪みの分布に関する分析について説明する。
　この分析では、上述の実施形態に沿った方法により形成されるｐチャネルＭＯＳトランジスタにおけるチャネル領域及びその近傍における歪みを算出した（実施例）。但し、ＳｉＧｅ層２３の上面におけるＧｅ含有率及びＳｉＧｅ層２４のＧｅ含有率を２８％とし、ＳｉＧｅ層２３の下面におけるＧｅ含有率を１５％とした。また、参考のために、ＳｉＧｅ層２２の形成を省略した場合の歪みを算出した（比較例１）。更に、Ｇｅ含有率が１５％（比較例２）、１８％（比較例３）又は２４％（比較例４）に固定されたＳｉＧｅ層のみがリセス内に形成された場合の３種類の歪みも算出した。この結果を図４に示す。図４中の実線は上述の実施形態に沿ったトランジスタの歪みの分布を示し、破線はＳｉＧｅ層２２の形成を省略した場合の歪みの分布を示す。また、点線、二点鎖線、一点鎖線は、夫々Ｇｅ含有率が１５％、１８％、２４％に固定されたＳｉＧｅ層のみが形成された場合の歪みの分布を示す。また、横軸はチャネル領域の中央を基準とした横方向の位置を示している。
　図４に示すように、上述の実施形態に沿ったｐチャネルＭＯＳトランジスタにおいて、最も大きな圧縮歪が得られるという分析結果が得られた。更に、この分析結果に基づいて、比較例３を基準としたオン電流の増加率を算出したところ、実施例では、比較例１よりも２倍もの増加率が得られるという結果が得られた。
　また、リセス内に埋め込まれたＳｉＧｅ層により生じるシリコン基板の歪みはＧｅ含有率だけでなくＢ濃度の影響も受けることが本願発明者らにより明らかになった。具体的には、Ｂ濃度が高くなるほど、歪みが緩和されてしまうことが明らかになった。例えば、図５に示すシリコン基板１０１、ゲート絶縁膜１０２、ゲート電極１０３及びＳｉＧｅ層１０４を備えたｐチャネルＭＯＳトランジスタに関し、ＳｉＧｅ層１０４中のＧｅ濃度を変化させると、歪みε１及びε２は、図６Ａ及び図６Ｂに示す傾向を示す。歪みε１は、ＳｉＧｅ層１０４の側面との界面においてシリコン基板１０１に生じる厚さ方向の歪みであり、歪みε２は、ＳｉＧｅ層１０４の底面との界面においてシリコン基板１０１に生じる横方向の歪みである。図６Ａ及び図６Ｂに示すように、Ｂ濃度が高くなるほど、歪みε１及びε２が小さくなる。また、図６Ａに示すように、Ｂが含まれていない場合と、Ｂ濃度が４×１０２０ｃｍ－３の場合とを比較すると、同じ大きさの歪みε１を生じさせるために必要なＧｅ含有率が６％程度相違している。つまり、歪みの大きさに着目すると、Ｂを２×１０２０ｃｍ－３含ませるということは、Ｇｅ含有率を６％程度下げることに相当するのである。そして、図７に実線で示す歪みを生じさせるＳｉＧｅ層からＧｅ含有率を６％下げると、一点鎖線で示す歪みがしか生じない。このことからも、Ｂ濃度が高くなるほど、歪みが大きく緩和されることが明らかである。なお、図７中のεｘｘはチャネル領域に生じる横方向の歪み（圧縮歪）であり、εｙｙはチャネル領域に生じる厚さ方向の歪み（引張歪）である。
　このため、Ｂ濃度はＳｉＧｅ層２３、ＳｉＧｅ層２４及びシリコン層２５の間で均一にするのではなく、要求される特性に応じて調整することが好ましい。例えば、図８に示すように、Ｇｅ含有率が高いＳｉＧｅ層２４では、Ｂ濃度を１×１０２０ｃｍ－３と低くし、これを挟むＳｉＧｅ層２３及び２５のＢ濃度を５×１０２０ｃｍ－３～１×１０２１ｃｍ－３と高くする。このような調整は、減圧ＣＶＤ装置内に供給するＢの原料ガス（例えばＢ２Ｈ６）の分圧を制御することにより容易に実行することができる。
　（第２の実施形態）
　次に、第２の実施形態について、添付の図面を参照して具体的に説明する。但し、便宜上、半導体装置の構造については、その製造方法と共に説明する。第２の実施形態は、主にｎチャネルＭＯＳトランジスタに関する。ｎチャネルＭＯＳトランジスタでは、チャネル領域に横方向の引張歪を生じさせる必要である。このためには、例えば、リセス内にＳｉＣ層を形成すればよい。そして、ＳｉＣ層の形成に当たり、そのＣ含有率を適切に制御することにより、ｎチャネルＭＯＳトランジスタにおいても、第１の実施形態と同様の効果が得られる。図９Ａ乃至図９Ｅは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
　先ず、第１の実施形態と同様にして、シリコン酸化膜１８及びシリコン窒化膜１９の形成までの処理を行う（図３Ｅ）。次いで、図９Ａに示すように、ｎＭＯＳ領域１内にエクステンション層１６ｎよりも深いｎ型不純物拡散層４６を形成する。その後、ｐＭＯＳ領域２を覆うシリコン酸化膜を形成し、これをハードマスクとして、ｎＭＯＳ領域１内のシリコン基板１１のエッチングを行うことにより、ｎ型不純物拡散層４６の一部と重畳するリセス４１を、リセス２１と同様の方法により形成する。
　続いて、図９Ｂに示すように、エピタキシャル成長により、厚さが５ｎｍで、Ｃ含有率が１０％のＳｉＣ層４２を第１の半導体層としてリセス４１の底面上に形成する。この時、図２に示す分析結果からも明らかなように、ＳｉＣ層４２は、リセス４１の側面上にも形成される。
　次いで、図９Ｃに示すように、エピタキシャル成長により、厚さが２０ｎｍ程度で、Ｃ含有率が０％から２％まで連続的に変化するＳｉＣ層４３を第２の半導体層としてＳｉＣ層４２上に形成する。この時、図２に示す分析結果からも明らかなように、ＳｉＣ層４３は、横方向にはほとんど成長しない。
　その後、図９Ｄに示すように、エピタキシャル成長により、厚さが３０ｎｍ程度で、Ｃ含有率が１０％のＳｉＣ層４４を第３の半導体層としてＳｉＣ層４３上に形成する。ＳｉＣ層４４の下面は、チャネル領域とゲート絶縁膜３５との界面よりも下方に位置し、ＳｉＣ層４４の上面は、この界面よりも上方に位置する。即ち、ＳｉＣ層４４は、チャネル領域とゲート絶縁膜３５との界面の側方に位置することとなる。
　続いて、図９Ｅに示すように、エピタキシャル成長により、厚さが５ｎｍ～１０ｎｍ程度のシリコン層４５をＳｉＣ層４４上に形成する。
　その後、ｐチャネルＭＯＳトランジスタに対する第１の実施形態における処理と同様の処理等を行い、半導体装置を完成させる。
　このような第２の実施形態によれば、Ｃ含有率が低めのＳｉＣ層４３の形成前に、Ｃ含有率が高いＳｉＣ層４２を形成しているため、ＳｉＣ層４３のリセス４１の側面上での成長が抑制され、チャネル領域の側方は、ほぼＳｉＣ層４２及び４４により占められる。そして、ＳｉＣ層４２及び４４のＣ含有率は高めであるので、ｎチャネルＭＯＳトランジスタのチャネル領域に効果的に引張歪を生じさせることができる。
　なお、第２の実施形態において、ｐチャネルＭＯＳトランジスタを形成する際に第１の実施形態の方法を採用してもよい。
　また、ＳｉＣ層４２及び４４のＣ含有率は特に限定されず、例えば１％～２．５％である。また、ＳｉＣ層４３の上面におけるＣ含有率も特に限定されず、例えば１％～２．５％であり、ＳｉＣ層４３のＣ含有率も特に限定されず、例えば１％以下である。但し、ＳｉＣ層４３のＣ含有率は、傾斜している必要はないが、ＳｉＣ層４２のＣ含有率より低くなっている必要があり、また、ＳｉＣ層４４のＣ含有率よりも低くなっていることが好ましい。
　また、リセス４１の深さ及び各ＳｉＣ層の厚さは特に限定されないが、ＳｉＣ層４２の厚さは３０ｎｍ以下であることが好ましく、５ｎｍ以下であることがより好ましい。また、ＳｉＣ層４４の上面がシリコン基板１１とゲート絶縁膜３５との界面と同一の高さにあってもよい。
　また、ＳｉＣ層中の不純物の濃度も特に限定されないが、Ｃ含有率が高いＳｉＣ層４４では、不純物濃度を低くし、これを挟むＳｉＣ層４３及び４５の不純物濃度を２×１０２０ｃｍ－３～１×１０２１ｃｍ－３、特に５×１０２０ｃｍ－３～１×１０２１ｃｍ－３と高くすることが好ましい。このような不純物としては、例えば、Ｐ（リン）及びＡｓ（砒素）が挙げられる。
　また、第１及び第２の実施形態において、層間絶縁膜３１の形成前に、ｎＭＯＳ領域１内にチャネル領域に横方向の引張応力を作用させる膜を形成し、ｐＭＯＳ領域２内にチャネル領域に横方向の圧縮応力を作用させる膜を形成してもよい。このような膜としては、例えばシリコン窒化膜が挙げられる。
　このようなチャネルに歪みが生じたトランジスタは、例えばＳｏＣ（System on Chip）の論理回路部に用いることができる。図１０にＳｏＣの一例を示す。このＳｏＣ１１０には、３個の論理回路部１１１及びＳＲＡＭ部１１２が一つの基板上に形成されている。そして、論理回路部１１１に第１の実施形態、第２の実施形態のＭＯＳトランジスタが含まれている。
　また、携帯電話等の高速通信が行われる機器に用いることができる。図１１に携帯電話機の一例を示す。この携帯電話機１２０には、外部と電波の送受信を行うアンテナ１２１、外部に音声を出力するスピーカ１２５、及び外部から音声を入力するマイク１２６が設けられている。また、アンテナ１２１の入出力信号とスピーカ１２５及びマイク１２６の出入力信号との変換等を行う送受信処理部１２２、この制御を行う制御部１２３、及び制御部１２３が実行するプログラム等を記憶したメモリ１２４が設けられている。更に、動作状態等を表示する表示部１２７、及びユーザが操作するテンキー等の操作部１２８が設けられている。このような携帯電話機１２０では、制御部１２３が高周波ＬＳＩから構成される。そして、この高周波ＬＳＩに第１の実施形態、第２の実施形態のＭＯＳトランジスタが含まれている。
　これらの半導体装置及び製造方法によれば、第２の半導体層よりもＧｅ又はＣの含有率が高い第１の半導体層が溝の底面及び側面を覆うように形成されているため、第３の半導体層に起因するゲート絶縁膜直下の領域の歪みを効果的に大きなものとすることができる。
 

Claims (20)

  1. 　シリコン基板と、
    　前記シリコン基板上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記ゲート電極の両側であって、前記シリコン基板の表面に形成された溝と、
    　前記溝の底面及び側面を覆うように形成されたＧｅを含む第１の半導体層と、
    　前記第１の半導体層上に形成され、前記第１の半導体層のＧｅ含有率より低い含有率で量のＧｅを含む第２の半導体層と、
    　前記第２の半導体層上に形成されたＧｅを含む第３の半導体層と、
    　を有することを特徴とする半導体装置。
  2. 　前記第３の半導体層のＧｅ含有率が、前記第２の半導体層のＧｅ含有率よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の半導体層のＧｅ含有率が、２５％乃至３５％であることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第２の半導体層のＧｅ含有率が、２０％以下であることを特徴とする請求項２に記載の半導体装置。
  5. 　前記第３の半導体層の表面は、前記シリコン基板と前記ゲート絶縁膜との界面と同一の高さ又は該界面よりも上方に位置することを特徴とする請求項２に記載の半導体装置。
  6. 　前記第１乃至第３の半導体層が、ＳｉＧｅ層であることを特徴とする請求項３に記載の半導体装置。
  7. 　前記第１の半導体層の膜厚が、３０ｎｍ以下であることを特徴とする請求項６に記載の半導体装置。
  8. 　前記第１乃至３の半導体層に不純物が導入されており、前記第１及び第３の半導体層の不純物濃度が、前記第２の半導体層の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
  9. 　前記第２の半導体層の不純物濃度が、５×１０２０ｃｍ－３～１×１０２１ｃｍ－３であることを特徴とする請求項８に記載の半導体装置。
  10. 　シリコン基板と、
    　前記シリコン基板上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記ゲート電極の両側であって、前記シリコン基板の表面に形成された溝と、
    　前記溝の底面及び側面を覆うように形成されたＣを含む第１の半導体層と、
    　前記第１の半導体層上に形成され、前記第１の半導体層のＣ含有率より低い含有率でＣを含む第２の半導体層と、
    　前記第２の半導体層上に形成されたＣを含む第３の半導体層と、
    　を有することを特徴とする半導体装置。
  11. 　前記第３の半導体層のＣ含有率が、前記第２の半導体層のＣ含有率よりも高いことを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第１の半導体層のＣ含有率が、１％乃至２．５％であることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記第２の半導体層のＣ含有率が、１％以下であることを特徴とする請求項１１に記載の半導体装置。
  14. 　前記第３の半導体層の表面は、前記シリコン基板と前記ゲート絶縁膜との界面と同一の高さ又は該界面よりも上方に位置することを特徴とする請求項１１に記載の半導体装置。
  15. 　前記第１乃至第３の半導体層が、ＳｉＣ層であることを特徴とする請求項１２に記載の半導体装置。
  16. 　前記第１の半導体層の膜厚が、３０ｎｍ以下であることを特徴とする請求項１５に記載の半導体装置。
  17. 　前記第１乃至３の半導体層に不純物が導入されており、前記第１及び第３の半導体層の不純物濃度が、前記第２の半導体層の不純物濃度よりも高いことを特徴とする請求項１０に記載の半導体装置。
  18. 　前記第２の半導体層の不純物濃度が、５×１０２０ｃｍ－３～１×１０２１ｃｍ－３であることを特徴とする請求項１７に記載の半導体装置。
  19. 　シリコン基板上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記ゲート電極の両側であって、前記シリコン基板の表面に溝を形成する工程と、
    　前記溝の底面及び側面を覆うようにＧｅを含む第１の半導体層を形成する工程と、
    　前記第１の半導体層上に、前記第１の半導体層のＧｅの含有率より低い含有率でＧｅを含む第２の半導体層を形成する工程と
    　前記第２の半導体層上に、Ｇｅを含む第３の半導体層を順に形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  20. 　シリコン基板上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記ゲート電極の両側であって、前記シリコン基板の表面に溝を形成する工程と、
    　前記溝の底面及び側面を覆うようにＣを含む第１の半導体層を形成する工程と、
    　前記第１の半導体層上に、前記第１の半導体層のＣの含有率より低い含有率でＣを含む第２の半導体層を形成する工程と
    　前記第２の半導体層上に、Ｃを含む第３の半導体層を順に形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
     
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