CN103872118A - 场效应晶体管及其制备方法 - Google Patents

场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN103872118A
CN103872118A CN201410060125.3A CN201410060125A CN103872118A CN 103872118 A CN103872118 A CN 103872118A CN 201410060125 A CN201410060125 A CN 201410060125A CN 103872118 A CN103872118 A CN 103872118A
Authority
CN
China
Prior art keywords
resilient coating
drain area
effect transistor
source
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410060125.3A
Other languages
English (en)
Inventor
高剑琴
周海锋
谭俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410060125.3A priority Critical patent/CN103872118A/zh
Publication of CN103872118A publication Critical patent/CN103872118A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本发明公开场效应晶体管及其制备方法，涉及半导体制备技术领域。该方法为：在一衬底上以刻蚀工艺形成源漏区，并采用酸液对所述源漏区表面的自然氧化层进行清洗；在所述源漏区内形成缓冲层，所述缓冲层厚度为所述源漏区深度的30%～70%；以外延生长工艺于所述缓冲层上形成应变材料层；以外延生长工艺于所述应变材料层上形成硅帽层。本发明通过增大缓冲层厚度，使缓冲层厚度达到源漏刻蚀深度的30%～70%，可有效地降低从界面处产生并延伸到应变材料内部的缺陷，增大了源漏区外延生长条件的调节窗口。

Description

场效应晶体管及其制备方法
技术领域
本发明涉及半导体制备技术领域，尤其涉及一种场效应晶体管及其制备方法。
背景技术
金属氧化层半导体场效应晶体管（简称金氧半场效应晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET）是一种可以广泛使用在模拟电路与数字电路的场效应晶体管。金属氧化物半导体场效应管依照其“沟道”极性的不同，可分为电子占多数的N沟道型与空穴占多数的P沟道型，通常被称为N型金氧半场效应晶体管（NMOSFET）与P型金氧半场效应晶体管（PMOSFET）。随着科技的发展MOSFET器件的特征尺寸从90nm进入到65nm及以下，纯栅介质厚度也减小到了其物理极限，通过等比例缩小来提升场效应晶体管（FET）性能逐渐陷入了瓶颈，而提高载流子迁移率则成为了一种提升性能的新方法。
因而出现了应变硅技术，通过提高沟道内载流子迁移率从而提升晶体管的性能。在应变硅技术中，无论是针对PMOSFET的嵌入式SiGe源漏技术还是针对NMOSFET的嵌入式SiC源漏技术都要求采用外延生长，通过晶格参数不同引入应力到沟道处从而提高载流子迁移率。但是，外延生长薄膜要尽可能避免缺陷，防止造成应力释放。
现有的技术是采用缓冲区域D（Buffer layer）如图1所示，将掺杂浓度（SiGe中为Ge的浓度、SiC中为C的浓度、SiGeC中为Ge和C各自的浓度等）从零逐步提高到应变材料区域B所要达到的浓度，但是缓冲区域D一般限制在较薄（150埃以内）的厚度范围内，缓解程度不够，容易从缓冲区域D的界面处发生延伸到应变材料区域B的缺陷A。
中国专利（CN102479812A）公开了半导体器件及其制造方法，该半导体器件，包括衬底、位于所述衬底中的沟道区、源漏区、位于所述沟道区上的栅极和栅极侧墙以及位于所述源漏区上的镍基硅化物，所述镍基硅化物为外延生长的薄膜层。
该专利通过合理设置镍基硅化物材质以及处理温度，使得镍基硅化物可以承受为了消除DRAM电容缺陷而进行的高温退火，从而可以降低DRAM的MOSFET源漏寄生电阻和接触电阻，同时也可与现有CMOS制造技术兼容。但并没有解决从缓冲区域的界面处发生延伸到应变材料区域存在缺陷的问题。
中国专利（CN101719472B）公开了一种垂直双扩散MOS晶体管的制备方法，该方法首先在外延层表面水平方向位于沟道区旁侧的位置与所处器件层的缓冲隔离氧化层同步生长一厚度较厚的绝缘层，再采用常规工艺方法完成垂直双扩散MOS晶体管源、漏、栅的制备。
该专利厚绝缘层的引入，增加了晶硅栅和外延层之间的相对距离，即增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的情况下，有效减小了器件的栅-漏电容，大大缩短了MOS晶体管开关过程中对栅-漏电容的充放电时间，提高了MOS晶体管的开关速度，并降低其动态损耗，使器件性能有了很大提高。但并没有解决从缓冲区域的界面处发生延伸到应变材料区域存在缺陷的问题。
发明内容
本发明为解决现有场效应晶体管的缓冲区域一般限制在较薄的厚度范围内，缓解程度不够，容易从缓冲区域的界面处发生延伸到应变材料区域存在缺陷的问题，从而提供场效应晶体管及其制备方法的技术方案。
本发明所述一种场效应晶体管，包括：衬底、位于所述衬底上的沟道区、位于所述沟道区上的栅极、位于所述栅极两侧的隔离侧墙以及源漏区；
所述源漏区内设有缓冲层，所述缓冲层上设有应变材料层，所述应变材料层上覆盖有硅帽层，所述缓冲层的厚度为所述源漏区深度的30%～70%。
优选的，所述应变材料层采用的材料为：SiGe、SiC、SiGeC、掺杂有硼离子的SiGe、掺杂有硼离子的SiC、掺杂有硼离子的SiGeC、掺杂有磷离子的SiGe、掺杂有磷离子的SiC或掺杂有磷离子的SiGeC的其中一种。
优选的，所述缓冲层材料与所述应变材料层相同，所述缓冲层底部的离子掺杂浓度与所述衬底的离子掺杂浓度相同，所述缓冲层顶部的离子掺杂浓度与所述应变材料层的离子掺杂浓度相同。
优选的，所述缓冲层的离子掺杂浓度由底部至顶部呈线性变化或者呈阶梯型变化。
优选的，所述缓冲层的厚度为所述源漏区深度的40%～60%。
一种场效应晶体管的制备方法，该制备方法包括下述步骤：
步骤1.在一衬底上以刻蚀工艺形成源漏区，并采用酸液对所述源漏区表面的自然氧化层进行清洗；
步骤2.在所述源漏区内形成缓冲层，所述缓冲层厚度为所述源漏区深度的30%～70%；
步骤3.以外延生长工艺于所述缓冲层上形成应变材料层；
步骤4.以外延生长工艺于所述应变材料层上形成硅帽层。
优选的，步骤2采用外延生长工艺在所述源漏区内形成所述缓冲层。
优选的，所述缓冲层厚度为所述源漏区深度的40%～60%。
优选的，所述缓冲层的材料与所述应变材料层的材料相同，所述的缓冲层的掺杂浓度由底部至顶部从零逐渐增加到所述应变材料层的掺杂浓度相同，且所述的缓冲层的掺杂浓度变化为材料为线性变化或阶梯型变化。
优选的，在步骤1与步骤2之间，采用氢气或氢气与氯化氢的混合气体对所述衬底进行烘烤。
本发明的有益效果：
本发明通过增大缓冲层厚度，使缓冲层厚度达到源漏刻蚀深度的30%～70%，可有效地降低从界面处产生并延伸到应变材料内部的缺陷，所述界面为缓冲层与衬底的交界处，增大了源漏区外延生长条件的调节窗口，实现了65nm以下制程的半导体嵌入式源漏技术的优质外延生长技术。
附图说明
图1为传统的缓冲层在
Figure BDA0000468218350000051
以内的场效应晶体管的剖面示意图；
图2为本发明所述的场效应晶体管的剖面示意图；
图3为本发明所述场效应晶体管的制备的方法流程图。
附图中：1.隔离侧墙；2.硅帽层；3.栅极；4.应变材料层；5.缓冲层；6.沟道区；7.衬底；E.缓冲层与衬底的交界处产生并延伸到应变材料层内的缺陷。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
如图2所示，本发明提供一种场效应晶体管，包括：衬底7、位于衬底7上的沟道区6、位于沟道区6上的栅极3、位于栅极3两侧的隔离侧墙1以及源漏区；
源漏区内设有缓冲层5，缓冲层5上设有应变材料层4，应变材料层4上覆盖有硅帽层2，其特征在于，缓冲层5的厚度为源漏区深度的30%～70%。
在本实施例中，通过增大缓冲层5厚度，使缓冲层5的厚度达到源漏区深度的30%～70%，极大地缓冲了应变材料层4与衬底7材料的掺杂浓度差异，有效地降低了由界面处（缓冲层5与衬底7的交界处）产生并延伸到应变材料层4内的缺陷E，且具有较大的工艺条件调整空间；另外，源漏区（刻蚀区域）的底面和侧面因晶向不同生长速率不同，使得缓冲层5在侧面厚度较薄，在保证了应变材料的掺杂浓度不变的情况下，沟道区6的工程应力不变，因而不会影响到载流子迁移率的增加效果。
在优选的实施例中，应变材料层4采用的材料为：SiGe、SiC、SiGeC、掺杂有硼离子的SiGe、掺杂有硼离子的SiC、掺杂有硼离子的SiGeC、掺杂有磷离子的SiGe、掺杂有磷离子的SiC或掺杂有磷离子的SiGeC的其中一种。
在优选的实施例中，缓冲层5材料与应变材料层4相同，缓冲层5底部的离子掺杂浓度与衬底7的离子掺杂浓度相同，缓冲层5顶部的离子掺杂浓度与应变材料层4的离子掺杂浓度相同。
在优选的实施例中，缓冲层5的离子掺杂浓度由底部至顶部呈线性变化或者呈阶梯型变化；具体的缓冲层5的离子掺杂浓度可由底部至顶部呈线性增大或者呈阶梯形增大。
在本实施方式中，在保证了应变材料的掺杂浓度不变的情况下，沟道区6的工程应力不变，因而不会影响到载流子迁移率的增加效果。
在优选的实施例中，缓冲层5的厚度为源漏区深度的40%～60%，可以更好的降低了由界面处（缓冲层5与衬底7的交界处）产生并延伸到应变材料层4内的缺陷E问题。
基于上述实施例的场效应晶体管的制备方法如图3所示，在40纳米的工艺中，该方法包括下述步骤：
步骤1.在一衬底7上以刻蚀工艺形成源漏区，并采用酸液（如稀释后的氢氟酸溶液等）对源漏区表面的自然氧化层（native oxide）进行清洗；
步骤2.在源漏区内形成缓冲层5，缓冲层5厚度为源漏区深度的30%～70%；
步骤3.以外延生长工艺于缓冲层5上形成应变材料层4；
步骤4.以外延生长工艺于应变材料层4上形成硅帽层2。
本实施方式中，形成沟道区6、栅极3以及栅极两侧的隔离侧墙1均为现有技术，故在本发明中没有赘述。本实施方式通过增大源漏区外延生长的梯度性缓冲层5材料的厚度窗口，极大地缓冲了体应变材料与衬底7材料的掺杂浓度差异，可有效地降低界面处（缓冲层5与衬底7的交界处）产生并延伸到应变材料内的缺陷E，同时增大了外延生长条件的调节窗口；另外，隧道处工程应力的大小主要来源于隧道最窄处体应变材料的掺杂浓度，由于没有改变体应变材料的掺杂浓度，因而不会影响到载流子迁移率增加的效果，没有降低场效应晶体管的性能。
在优选的实施例中，步骤2采用外延生长工艺在源漏区内形成缓冲层5。
在优选的实施例中，缓冲层5厚度为源漏区深度的40%～60%。
在优选的实施例中，缓冲层5的材料与应变材料层4的材料相同，缓冲层5的掺杂浓度由底部至顶部从零逐渐增加到应变材料层4的掺杂浓度相同，且缓冲层5的掺杂浓度变化为线性变化或阶梯型变化。
在优选的实施例中，在步骤1与步骤2之间，采用高温的氢气（H2）或高温的氢气与氯化氢（HCl）的混合气体对衬底进行烘烤。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种场效应晶体管，包括：衬底、位于所述衬底上的沟道区、位于所述沟道区上的栅极、位于所述栅极两侧的隔离侧墙以及源漏区；
所述源漏区内设有缓冲层，所述缓冲层上设有应变材料层，所述应变材料层上覆盖有硅帽层，其特征在于，所述缓冲层的厚度为所述源漏区深度的30%～70%。
2.如权利要求1所述的场效应晶体管，其特征在于，所述应变材料层采用的材料为：SiGe、SiC、SiGeC、掺杂有硼离子的SiGe、掺杂有硼离子的SiC、掺杂有硼离子的SiGeC、掺杂有磷离子的SiGe、掺杂有磷离子的SiC或掺杂有磷离子的SiGeC的其中一种。
3.如权利要求2所述的场效应晶体管，其特征在于，所述缓冲层材料与所述应变材料层相同，所述缓冲层底部的离子掺杂浓度与所述衬底的离子掺杂浓度相同，所述缓冲层顶部的离子掺杂浓度与所述应变材料层的离子掺杂浓度相同。
4.如权利要求3所述的场效应晶体管，其特征在于，所述缓冲层的离子掺杂浓度由底部至顶部呈线性变化或者呈阶梯型变化。
5.如权利要求1所述半导体器件，其特征在于，所述缓冲层的厚度为所述源漏区深度的40%～60%。
6.一种场效应晶体管的制备方法，其特征在于，该制备方法包括下述步骤：
步骤1.在一衬底上以刻蚀工艺形成源漏区，并采用酸液对所述源漏区表面的自然氧化层进行清洗；
步骤2.在所述源漏区内形成缓冲层，所述缓冲层厚度为所述源漏区深度的30%～70%；
步骤3.以外延生长工艺于所述缓冲层上形成应变材料层；
步骤4.以外延生长工艺于所述应变材料层上形成硅帽层。
7.如权利要求6所述的场效应晶体管的制备方法，其特征在于，步骤2采用外延生长工艺在所述源漏区内形成所述缓冲层。
8.如权利要求6所述的场效应晶体管的制备方法，其特征在于，所述缓冲层厚度为所述源漏区深度的40%～60%。
9.如权利要求6所述的场效应晶体管的制备方法，其特征在于，所述缓冲层的材料与所述应变材料层的材料相同，所述的缓冲层的掺杂浓度由底部至顶部从零逐渐增加到所述应变材料层的掺杂浓度相同，且所述的缓冲层的掺杂浓度变化为线性变化或阶梯型变化。
10.如权利要求6所述的场效应晶体管的制备方法，其特征在于，在步骤1与步骤2之间，采用氢气或氢气与氯化氢的混合气体对所述衬底进行烘烤。
CN201410060125.3A 2014-02-21 2014-02-21 场效应晶体管及其制备方法 Pending CN103872118A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410060125.3A CN103872118A (zh) 2014-02-21 2014-02-21 场效应晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410060125.3A CN103872118A (zh) 2014-02-21 2014-02-21 场效应晶体管及其制备方法

Publications (1)

Publication Number Publication Date
CN103872118A true CN103872118A (zh) 2014-06-18

Family

ID=50910471

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410060125.3A Pending CN103872118A (zh) 2014-02-21 2014-02-21 场效应晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN103872118A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828300A (zh) * 2019-11-25 2020-02-21 上海华力集成电路制造有限公司 外延工艺方法
CN116314339A (zh) * 2023-05-23 2023-06-23 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301350A1 (en) * 2008-01-25 2010-12-02 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
CN103000499A (zh) * 2011-09-14 2013-03-27 中芯国际集成电路制造(上海)有限公司 一种锗硅硼外延层生长方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100301350A1 (en) * 2008-01-25 2010-12-02 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
CN103000499A (zh) * 2011-09-14 2013-03-27 中芯国际集成电路制造(上海)有限公司 一种锗硅硼外延层生长方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110828300A (zh) * 2019-11-25 2020-02-21 上海华力集成电路制造有限公司 外延工艺方法
CN116314339A (zh) * 2023-05-23 2023-06-23 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制造方法
CN116314339B (zh) * 2023-05-23 2023-09-12 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制造方法

Similar Documents

Publication Publication Date Title
US10868175B2 (en) Method for manufacturing semiconductor structure
TWI545761B (zh) 半導體元件與其形成方法及ｐ型金氧半電晶體
US9698243B2 (en) Transistor strain-inducing scheme
US9899517B2 (en) Dislocation stress memorization technique (DSMT) on epitaxial channel devices
US9263549B2 (en) Fin-FET transistor with punchthrough barrier and leakage protection regions
US8673722B2 (en) Strained channel field effect transistor and the method for fabricating the same
US8853060B1 (en) Epitaxial process
US8390073B2 (en) Transistor structure
US20080048217A1 (en) Semiconductor device and method of fabricating the same
US20140097402A1 (en) Semiconductor structure and method for forming the same
CN103094207A (zh) 采用应力记忆技术制造半导体器件的方法
US8642414B2 (en) MOS transistor structure with in-situ doped source and drain and method for forming the same
CN103000499B (zh) 一种锗硅硼外延层生长方法
CN103872118A (zh) 场效应晶体管及其制备方法
CN103943504A (zh) 一种半导体器件及其制备方法
US10797177B2 (en) Method to improve FinFET device performance
JP5798865B2 (ja) 半導体装置及びその製造方法
CN103426766B (zh) Pmos晶体管及其形成方法
CN104916540A (zh) 一种应变沟道晶体管及其制备方法
CN107452792A (zh) 半导体装置及其制造方法
US20120305986A1 (en) Semiconductor structure and method for forming the same
CN103165509B (zh) 准绝缘体上硅场效应晶体管的制备方法
Qin et al. Process optimizations to recessed e-SiGe source/drain for performance enhancement in 22 nm all-last high-k/metal-gate pMOSFETs
CN109524306B (zh) 晶体管的形成方法
US20120228628A1 (en) Semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20140618