CN116314339B - 一种集成半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种集成半导体器件及其制造方法，属于半导体技术领域，且所述集成半导体器件包括：衬底，所述衬底包括并列设置的第一有源区和第二有源区；第一掺杂区，设置在所述第一有源区内；第二掺杂区，设置在所述第一掺杂区上；第三掺杂区，设置在所述第二有源区内；掺杂外延层，设置在所述第三掺杂区上；外延层，设置在所述掺杂外延层和所述第一有源区上；栅极结构，设置在所述外延层上；以及重掺杂区，设置在所述栅极结构的两侧。通过本发明提供的一种集成半导体器件及其制造方法，可抑制随机掺杂涨落所造成的阈值电压波动，提升集成半导体器件的性能。

Description

一种集成半导体器件及其制造方法

技术领域

本发明属于半导体技术领域，特别涉及一种集成半导体器件及其制造方法。

背景技术

静态随机存取存储器（Static Random-Access Memory，SRAM）通常用于高速缓冲，是通过晶体管进行存储数据，且静态存储器一般包括驱动晶体管、负载晶体管及传输晶体管。目前，最常见的静态随机存取存储器单元是6T结构。

6T结构中包含6个晶体管，但随着晶体管的特征尺寸的缩小，随机掺杂涨落（Random Doping Fluctuation，RDF）效应所造成的阈值电压波动越来越大，而阈值电压的波动会降低静态随机存取存储器的静态噪声容限(SNM，Static Noise Margin)，严重时甚至会造成静态随机存取存储器失效，即读写失败和低成品率，静态随机存取存储器单元的良率不稳定。

发明内容

本发明的目的在于提供一种集成半导体器件及其制造方法，能够抑制随机掺杂涨落所造成的阈值电压波动，因而可以提高集成半导体器件的噪声容限和良率，提升集成半导体器件的性能。

为解决上述技术问题，本发明是通过以下技术方案实现的。

本发明提供一种集成半导体器件，其至少包括：

衬底，所述衬底包括并列设置的第一有源区和第二有源区；

第一掺杂区，设置在所述第一有源区内；

第二掺杂区，设置在所述第一掺杂区上；

第三掺杂区，设置在所述第二有源区内；

掺杂外延层，设置在所述第三掺杂区上；

外延层，设置在所述掺杂外延层和所述第一有源区上；

栅极结构，设置在所述外延层上；以及

重掺杂区，设置在所述栅极结构的两侧。

在本发明一实施例中，所述第一掺杂区包括第一杂质离子，所述第一杂质离子为P型杂质，且所述第一杂质离子的注入剂量为1×10¹⁴atoms/cm²~1×10¹⁵atoms/cm²。

在本发明一实施例中，所述第二掺杂区包括第二杂质离子，所述第二杂质离子为氮离子。

在本发明一实施例中，所述第三掺杂区包括第三杂质离子，所述第三杂质离子为N型杂质。

在本发明一实施例中，所述掺杂外延层为碳掺杂的硅外延层，且碳原子在所述掺杂外延层中的质量百分比为0.5%~1.5%。

在本发明一实施例中，所述外延层为本征硅层。

在本发明一实施例中，所述重掺杂区的深度大于所述第一掺杂区和/或所述第三掺杂区的掺杂深度。

本发明还提供一种集成半导体器件的制造方法，包括：

提供一衬底，所述衬底包括并列设置的第一有源区和第二有源区；

在所述第一有源区内形成第一掺杂区；

在所述第一掺杂区上形成第二掺杂区；

在所述第二有源区内形成第三掺杂区；

在所述第三掺杂区上形成掺杂外延层；

在所述掺杂外延层和所述第一有源区上形成外延层；

在所述外延层上形成栅极结构；以及

在所述栅极结构的两侧形成重掺杂区。

在本发明一实施例中，所述制造方法还包括：

在所述衬底内形成浅沟槽隔离结构，在形成所述浅沟槽隔离结构后，所述衬底上设置有氧化层；

在所述衬底上形成第一光阻层，所述第一光阻层暴露所述第一有源区；

以所述第一光阻层为掩膜，向所述第一有源区内注入第一杂质离子，形成所述第一掺杂区；

向所述第一有源区内注入第二杂质离子，形成所述第二掺杂区，所述第二掺杂区位于所述第一掺杂区上；

去除所述第一光阻层，在衬底上形成第二光阻层，所述第二光阻层暴露所述第二有源区；以及

以第二光阻层为掩膜，向所述第二有源区内注入第三杂质离子，形成所述第三掺杂区。

在本发明一实施例中，所述掺杂外延层的形成步骤包括：

在形成所述第三掺杂区后，以所述第二光阻层为掩膜，去除所述第二有源区上的所述氧化层；

去除所述第二光阻层；以及

在所述第三掺杂区上形成所述掺杂外延层。

综上所述，本发明提供一种集成半导体器件及其制造方法，能够在负载晶体管中引入压应力，从而提高空穴迁移率和负载晶体管性能。能够降低沟道表面的掺杂离子浓度，从而抑制随机掺杂涨落所造成的阈值电压波动，因而可以提高集成半导体器件的噪声容限和良率。能够确保重掺杂区与低掺杂浓度的衬底接触，这样有利于漏极施加电压时，耗尽层的扩展，避免增大结电流，并能够提高击穿电压，从而提高集成半导体器件的性能。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中集成半导体器件的等效线路图。

图2为一实施例中集成半导体器件的布局图。

图3为本实施例中沿图2的A-A方向保留氧化层的剖面图。

图4为本实施例中沿图2的B-B方向形成浅沟槽隔离结构和保留氧化层的剖面图。

图5为本实施例中沿图2的A-A方向形成第一掺杂区和第二掺杂区的剖面图。

图6为本实施例中沿图2的B-B方向形成第一光阻层的剖面图。

图7为本实施例中沿图2的A-A方向形成第二光阻层的剖面图。

图8为本实施例中沿图2的B-B方向形成第三掺杂区的剖面图。

图9为本实施例中沿图2的A-A方向去除第二光阻层的剖面图。

图10为本实施例中沿图2的B-B方向去除氧化层的剖面图。

图11为本实施例中形成掺杂外延层时，沿图2的A-A方向的剖面图。

图12为本实施例中沿图2的B-B方向形成掺杂外延层的剖面图。

图13为本实施例中沿图2的A-A方向形成外延层的剖面图。

图14为本实施例中沿图2的B-B方向形成外延层的剖面图。

图15为本实施例中沿图2的A-A方向形成栅极介质层和栅极材料层的剖面图。

图16为本实施例中沿图2的B-B方向形成栅极介质层和栅极材料层的剖面图。

图17为本实施例中沿图2的A-A方向形成栅极结构的剖面图。

图18为本实施例中沿图2的B-B方向形成栅极结构的剖面图。

图19为本实施例中沿图2的A-A方向形成侧墙结构的剖面图。

图20为本实施例中沿图2的B-B方向形成侧墙结构的剖面图。

图21为本实施例中沿图2的A-A方向形成第一重掺杂区的剖面图。

图22为本实施例中沿图2的B-B方向形成第二重掺杂区的剖面图。

标号说明：

10、衬底；111、第一有源区；112、第二有源区；113、第三有源区；114、第四有源区；101、第一阱区；1101、传输区；1102、驱动区；102、第二阱区；103、第三阱区；104、传输栅极结构；105、驱动栅极结构；106、负载栅极结构；107、连接栅极结构；201、第一栅极线；202、第二栅极线；203、第三栅极线；204、第四栅极线；301、连接孔；11、氧化层；12、浅沟槽隔离结构；13、第一光阻层；14、第一掺杂区；15、第二掺杂区；16、第二光阻层；17、第三掺杂区；18、掺杂外延层；19、外延层；20、栅极介质层；21、栅极材料层；22、侧墙结构；23、第一重掺杂区；24、第二重掺杂区。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

静态随机存取存储器作为读写速度最快的内存介质，具有向先进节点高兼容性和无限擦写次数的优势，在计算时能够做到精度无损、读写延迟短，适用于诸如自动驾驶、无人机等对计算准确性和反应速度要求高的场景。本发明提供一种集成半导体器件及其制造方法，其中，集成半导体器件例如为静态随机存取存储器，能够减少晶体管的阈值电压的波动，可以提高SRAM的静态噪声容限和良率。

请参阅图1所示，在本发明一实施例中，提供静态随机存取存储器的等效电路图，该静态随机存取存储器包括两个负载晶体管，即第一负载晶体管PU1和第二负载晶体管PU2，两个驱动晶体管，即第一驱动晶体管PD1和第二驱动晶体管PD2，两个传输晶体管，即第一传输晶体管PG1和第二传输晶体管PG2。

请参阅图1所示，在本发明一实施例中，两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存的CMOS反相器的触发器电路，确保存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管与外部供电电压V_DD连接，驱动晶体管与接地线Vss连接，两个传输晶体管的漏极分别电连接到正常位线BT和BB，两个传输晶体管的栅极电连接到读字线信号WL。

请参阅图2所示，在本发明一实施例中，提供的一种集成半导体器件包括并排设置的多个阱区和多个有源区，用于设置多个半导体器件。且半导体器件分布在有源区上，且半导体器件包括驱动晶体管PD、负载晶体管PU和传输晶体管PG。其中，阱区包括并排设置第一阱区101、第二阱区102和第三阱区103。

请参阅图2所示，在本发明一实施例中，在阱区上设置有多个有源区，其中，第一阱区101上设置有第一有源区111，第二阱区102上设置有第二有源区112和第三有源区113，第三阱区103上设置有第四有源区114，第一有源区111、第二有源区112、第三有源区113和第四有源区114并排设置，且有源区之间例如通过浅沟槽隔离结构进行隔离。第二有源区112位于第一有源区111的一侧，第三有源区113位于第二有源区112远离第一有源区111的一侧。且第二有源区112与第三有源区113的一侧延伸至第二阱区102的一侧，第二有源区112与第三有源区113的另一侧与第二阱区102的边缘具有一定的距离。

请参阅图2所示，在本发明一实施例中，在有源区上设置多个半导体器件。具体地，第一传输晶体管PG1和第一驱动晶体管PD1设置在第一有源区111上，在关于衬底10中心对称的位置上。第二传输晶体管PG2和第二驱动晶体管PD2设置在第四有源区114上。第一负载晶体管PU1设置在第二有源区112上，且与第一驱动晶体管PD1的位置平行，在关于衬底中心对称的位置上，第二负载晶体管PU2设置在第三有源区113上，且与第二驱动晶体管PD2的位置平行。其中，半导体器件的源极与漏极设置在有源区内。

请参阅图2所示，在本发明一实施例中，第一有源区111包括传输区1101和驱动区1102，其中，传输区1101和驱动区1102例如设置为矩形，且在传输区1101和驱动区1102的连接处，有源区的宽度发生变化。其中，传输区1101和驱动区1102远离第二有源区112的一侧位于同一直线上，传输区1101和驱动区1102靠近第二有源区112的一侧，在其连接处仅形成一个弯折部，传输区1101的宽度小于驱动区1102的宽度。能够减少在后续晶体管的制造过程中的有源区的图案波动和可变性，改善阈值电压失配。在本实施例中，在传输区1101上设置传输晶体管，在驱动区1102上设置驱动晶体管，传输晶体管所在的有源区的宽度小于驱动晶体管所在的有源区的宽度，以提高存储器的β比值。其中，β比值为驱动晶体管的电流与传输晶体管的电流的比值。通过提高β比值，从而提高静态随机存取存储器的静态噪声容限，提升静态随机存取存储器的抗干扰性。

请参阅图2所示，在本发明一实施例中，第四有源区114的形状与第一有源区111的形状相同，第二有源区112和第三有源区113的形状呈矩形，且第二有源区112和第三有源区113之间的距离、第二有源区112与第三有源区113至阱区边界的距离大于第二有源区112和第三有源区113的宽度。

请参阅图2所示，在本发明一实施例中，在衬底10及半导体器件上方形成栅极层，栅极层用于形成半导体器件的栅极，并用于部分半导体器件的电性连接。栅极层包括第一栅极线201、第二栅极线202、第三栅极线203和第四栅极线204。其中，第一栅极线201连接第一驱动晶体管PD1的栅极、第一负载晶体管PU1的栅极以及第二负载晶体管PU2的漏极，第二栅极线202连接第二驱动晶体管PD2的栅极、第二负载晶体管PU2的栅极和第一负载晶体管PU1的漏极。第三栅极线203连接第一传输晶体管PG1，第四栅极线204连接第二传输晶体管PG2。且在栅极线和有源区上设置多个连接孔301，用于将多个半导体器件的电极进行布线连接，以形成集成半导体器件。

请参阅图2至图4所示，在本发明一实施例中，图3显示为图2在A-A方向的剖面图，图4显示为图2在B-B方向的剖面图。在本实施例中，以集成半导体器件在A-A方向和B-B方向的剖视图为例，对集成半导体器件的制造过程进行说明。其中，衬底10为任意适用的半导体材料，例如为蓝宝石、硅片、碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）或硅锗（GeSi）等基板，还包括这些半导体构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等，具体可根据半导体器件的制造要求进行选择。在本实施例中，衬底10例如为硅片半导体衬底。

请参阅图2至图4所示，在本发明一实施例中，在形成有源区之前，在衬底10内形成多个浅沟槽隔离结构12，以用于不同半导体器件之间的隔离，在本实施例中，浅沟槽隔离结构12可选择任意的形成的工艺，且形成浅沟槽隔离结构12后，在衬底10上保留形成浅沟槽隔离结构12时，在衬底10上形成的氧化层11。在本实施例中，氧化层11的厚度例如为15nm~30nm。

请参阅图2、图5至图6所示，在本发明一实施例中，图5显示为图2在A-A方向的剖面图，图6显示为图2在B-B方向的剖面图。在形成浅沟槽隔离结构12后，在衬底10上形成第一光阻层13，对第一光阻层13进行曝光显影，确保第一光阻层13暴露驱动晶体管和传输晶体管所在的第一有源区111。以第一光阻层13为掩膜，以第一注入能量注入第一杂质离子，形成第一掺杂区14。然后，以第二注入能量注入第二杂质离子，形成第二掺杂区15。其中，第一杂质离子例如为硼（B）或氟化硼离子（BF₂ ⁺）等P型杂质，第一注入能量例如为5KeV~40KeV，第一杂质离子的注入剂量例如为1×10¹⁴atoms/cm²~1×10¹⁵atoms/cm²，第二杂质离子例如为氮离子等，第二注入能量例如为5KeV~15KeV，第二杂质离子的注入剂量例如为1×10¹⁴atoms/cm²~5×10¹⁴atoms/cm²，因第二注入能量小于第一注入能量，形成的第二掺杂区15在第一掺杂区14上方。在本实施例中，第一掺杂区14的掺杂深度例如为10nm~30nm，第二掺杂区15的掺杂深度例如为5nm~10nm，即第一掺杂区14的掺杂深度大于第二掺杂区15的掺杂深度。在其他实施例中，第一掺杂区14和第二掺杂区15的掺杂深度可根据制造要求进行调整。

请参阅图2、图5至图6所示，在本发明一实施例中，通过形成第一掺杂区14和第二掺杂区15，在接近衬底10的表面上形成P型沟道，并将形成传输晶体管的第一有源区111定义为传输区1101，将形成驱动晶体管的第一有源区111定义为驱动区1102，且驱动区1102的宽度大于传输区1101的宽度。通过形成高浓度的第一掺杂区14，再形成第二掺杂区15，第二掺杂区15能够阻止第一杂质离子向衬底10的表面扩散。在形成第一掺杂区14和第二掺杂区15后，例如通过湿法刻蚀去除第一光阻层13。

请参阅图2、图7至图8所示，在本发明一实施例中，图7显示为图2在A-A方向的剖面图，图8显示为图2在B-B方向的剖面图。在去除第一光阻层后，在衬底10上重新形成第二光阻层16，对第二光阻层16进行曝光显影，确保第二光阻层16暴露负载晶体管所在第二有源区112。以第二光阻层16为掩膜，以第三注入能量注入第三杂质离子，形成第三掺杂区17。其中，第三杂质离子例如为磷（P）或砷（As）等N型杂质，第三注入能量例如为2KeV~10KeV，第三杂质离子的注入剂量例如为1×10¹³atoms/cm²~1×10¹⁴atoms/cm²。在本实施例中，第三掺杂区17的掺杂深度例如为5nm~10nm。通过形成第三掺杂区17，在接近衬底10的表面上形成N型沟道，并定义为即负载区，以用于形成负载晶体管。

请参阅图7至图10所示，在本发明一实施例中，图9显示为图2在A-A方向的剖面图，图10显示为图2在B-B方向的剖面图。在形成第三掺杂区17后，以第二光阻层16为掩膜，去除第三掺杂区17上的氧化层11。其中，氧化层11例如通过干法刻蚀或湿法刻蚀去除。然后，例如通过湿法刻蚀去除第二光阻层16。在形成第三掺杂区17后，同样以第二光阻层16为掩膜，进行部分氧化层11的去除，能够节约一道光阻，节约成本，并提高生产效率。

请参阅图11至图12所示，在本发明一实施例中，图11显示为图2在A-A方向的剖面图，图12显示为图2在B-B方向的剖面图。在去除第二光阻层后，对衬底10进行退火处理，且退火温度例如为700℃~1100℃，退火时间例如为30min~60min。在本实施例中，在退火过程中，衬底10在氢气（H₂）氛围下退火，能够修复制造过程中产生的晶格缺陷，激活掺杂离子同时防止第三掺杂区17表面生长出新的氧化层。

请参阅图12所示，在本发明一实施例中，在衬底10退火后，在第三掺杂区17上形成掺杂外延层18。其中，掺杂外延层18例如为碳掺杂的硅外延层，且碳原子在掺杂外延层18中的质量百分比例如为0.5%~1.5%，且掺杂外延层18的厚度例如为5nm~10nm。在本实施例中，掺杂外延层18例如通过选择性外延生长法（Selective Epitaxial Growth，SEG）形成，其中，外延生长气体源例如为甲基硅烷（SiCH₆）和硅烷（SiH₄）的混合，甲基硅烷和硅烷的总流量例如为300sccm~600sccm，且甲基硅烷和硅烷的气体体积比例如为（0.01~0.02）：1，外延生长的温度例如为500℃~700℃。通过外延生长法，因其余区域存在氧化层11，掺杂外延层18仅在第三掺杂区17上形成。在外延生长过程中，生长的硅层中会掺杂部分碳原子，即掺杂外延层18为碳掺杂的硅外延层，其中，碳原子掺杂处于硅晶格位置。

请参阅图11、图13和图14所示，在本发明一实施例中，图13显示为图2在A-A方向的剖面图，图14显示为图2在B-B方向的剖面图。在形成掺杂外延层18后，去除衬底10上的氧化层11，其中，氧化层11例如通过湿法刻蚀去除，且湿法刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）等。在去除氧化层11后，在衬底10上形成外延层19，即外延层19形成在整个SRAM区域。其中，外延层19例如为本征硅层，且外延层19例如通过择性外延生长法形成。具体的，外延生长气体源例如为四氯化硅（SiCl₄）、三氯氢硅（SiHCl₃）或二氯甲硅烷（SiH₂Cl₂）等中的一种或几种混合，又例如为二氯甲硅烷，二氯甲硅烷的流量例如为200sccm~400sccm，外延生长的温度例如为700℃~900℃，且外延层19的厚度例如为10nm~20nm。在形成负载晶体管的区域上，外延层19底部形成有掺杂外延层18，因为碳-硅键比硅-硅键的键长短，所以外延层19的晶格常数比掺杂外延层18的晶格常数大，这种晶格常数的差异可以在外延层19中引入压应力，从而提高空穴迁移率和负载晶体管的性能。在整个SRAM区域形成外延层19，可以使沟道表面的掺杂离子浓度降低，从而抑制随机掺杂涨落所造成的阈值电压波动，因而可以提高SRAM的静态噪声容限和良率。

请参阅图15至图16所示，在本发明一实施例中，图15显示为图2在A-A方向的剖面图，图16显示为图2在B-B方向的剖面图。在形成外延层19后，在外延层19上形成栅极介质层20和栅极材料层21，且栅极材料层21设置在栅极介质层20上。其中，栅极介质层20例如为氧化硅层，且栅极介质层20例如通过热氧化法、原位水汽生长法或化学气相沉积等方法形成。在本实施例中，栅极介质层20的厚度例如为2nm~10nm，在其他实施例中，栅极介质层20的厚度也可以根据实际需要进行设定。栅极材料层21例如为多晶硅层，且多晶硅层为未掺杂的多晶硅，栅极材料层21例如通过化学气相沉积或物理气相沉积（Physical VaporDeposition，PVD）等方式形成。在本实施例中，栅极材料层21的厚度例如为100nm~400nm，在其他实施例中，栅极材料层21的厚度可以根据实际需要进行设定。

请参阅图2、图17至图18所示，在本发明一实施例中，图17显示为图2在A-A方向的剖面图，图18显示为图2在B-B方向的剖面图。在栅极材料层21上图案化的光阻层（图中未显示），然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极材料层21和栅极介质层20。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀栅极材料层21和栅极介质层20，形成多个栅极结构。在本实施例中，将传输区1101上剩余的栅极材料层21和栅极介质层20的定义为传输栅极结构104，将驱动区1102上的剩余的栅极材料层21和栅极介质层20的定义为驱动栅极结构105，将第二有源区112上剩余的栅极材料层21和栅极介质层20的定义为负载栅极结构106，将横跨在第二有源区112和浅沟槽隔离结构12上剩余的栅极材料层21和栅极介质层20的定义为连接栅极结构107，用于后期形成共享接触孔(Shared Contact，SCT)。在本发明中，传输栅极结构104、驱动栅极结构105和负载栅极结构106中多晶硅层均未进行预掺杂，可以使后期制备的驱动晶体管和传输晶体管的阈值电压上升，可增大静态噪声容限的限度范围，同时缓解交叉扩散效应和改善阈值电压失配，提高集成半导体器件的性能。

请参阅图2、图19至图20所示，在本发明一实施例中，图19显示为图2在A-A方向的剖面图，图20显示为图2在B-B方向的剖面图。在形成多个栅极结构后，在栅极结构两侧形成侧墙结构22。具体的，在衬底10上形成侧墙介质层（图中未显示），侧墙介质层覆盖传输区1101、驱动区1102和第二有源区112，同时也覆盖传输栅极结构104、驱动栅极结构105和负载栅极结构106。在本实施例中，侧墙介质层的材料例如为氧化硅、氮化硅或氧化硅和氮化硅的叠层等，形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除位于传输栅极结构104、驱动栅极结构105、负载栅极结构106、连接栅极结构107以及部分衬底10上的侧墙介质层，以形成侧墙结构22。且侧墙结构22的高度与传输栅极结构104、驱动栅极结构105、负载栅极结构106和连接栅极结构107的高度相同，侧墙结构22的宽度则由传输栅极结构104、驱动栅极结构105、负载栅极结构106和连接栅极结构107的顶部至底部逐渐增加，以保护传输栅极结构104、驱动栅极结构105、负载栅极结构106和连接栅极结构107。在本实施例中，侧墙结构22的形状例如为圆弧状，在其他实施例中，侧墙结构22可以选择任意形状。

请参阅图2、图21至图22所示，在本发明一实施例中，图21显示为图2在A-A方向的剖面图，图22显示为图2在B-B方向的剖面图。在形成侧墙结构22后，在栅极结构两侧形成重掺杂区。首先在衬底10上形成光阻层（图中未显示），光阻层覆盖第二有源区112，且仅暴露出传输区1101和驱动区1102。然后通过离子注入方式在第一有源区内形成第一重掺杂区23，以用于传输晶体管和驱动晶体管的源极和漏极。其中，第一重掺杂区23的第一掺杂离子例如为磷（P）或砷（As）等N型杂质，且第一掺杂离子的注入能量例如为30KeV~60KeV，第一掺杂离子的注入剂量例如为3×10¹⁵atoms/cm²~5×10¹⁵atoms/cm²，第一重掺杂区23的掺杂深度例如为40nm~60nm，即第一重掺杂区23的掺杂深度大于第一掺杂区14的深度。其中，传输栅极结构104远离驱动晶体管的一侧的第一重掺杂区23为传输晶体管的源极，驱动栅极结构105远离传输晶体管的一侧的第一重掺杂区23为驱动晶体管的源极，传输晶体管和驱动晶体管中间的第一重掺杂区23为传输晶体管和驱动晶体管的漏极。在形成第一重掺杂区23时，同样在传输栅极结构104和驱动栅极结构105中的多晶进行掺杂。

请参阅图2、图21至图22所示，在本发明一实施例中，在形成第一重掺杂区23后，在负载栅极结构106两侧形成重掺杂区。首先去除衬底10上的光阻层（图中未显示），重新形成图案化光阻层，图案化光阻层仅暴露第二有源区112，然后通过离子注入方式在第二有源区内形成第二重掺杂区24，以用于负载晶体管的源极和漏极。其中，第二重掺杂区24的第二掺杂离子例如为硼（B）或氟化硼离子（BF₂ ⁺）等P型杂质，且第二掺杂离子的注入能量例如为20KeV~60KeV，注入剂量例如为2×10¹⁵atoms/cm²~3×10¹⁵atoms/cm²，第二重掺杂区24的掺杂深度例如为40nm~60nm，即第二重掺杂区24的掺杂深度大于第三掺杂区17的深度。其中，负载栅极结构106一侧的第二重掺杂区24为负载晶体管的源极，负载栅极结构106另一侧的第二重掺杂区24为负载晶体管的漏极。在形成第二重掺杂区24时，同样在负载栅极结构106中的多晶进行掺杂。在形成重掺杂区后，还会进行自对准硅化物阻挡层、金属布线层以及连接孔301等的制造，在此不多做阐述。通过重掺杂区的掺杂深度大于沟道掺杂区的掺杂深度，确保重掺杂区与低掺杂浓度的衬底接触，这样有利于漏极施加电压时，耗尽层的扩展，避免增大结电流，提高击穿电压，提高集成半导体器件的性能。

综上所述，本发明提供一种集成半导体器件及其制造方法，通过形成第一掺杂区，同时在第一掺杂区上形成第二掺杂区，能够阻挡第一掺杂区的掺杂离子向本征硅外延层扩散，降低器件表面的掺杂浓度。在负载晶体管中形成第三掺杂区，能够在随后外延生长本征硅中引入压应力，从而提高空穴迁移率和负载晶体管性能。在整个集成半导体器件区域外延生长本征硅，这样可以使沟道表面的掺杂离子浓度降低，从而抑制随机掺杂涨落所造成的阈值电压波动，因而可以提高集成半导体器件的噪声容限和良率。通过重掺杂区的掺杂深度大于沟道掺杂区的掺杂深度，确保重掺杂区与低掺杂浓度的衬底接触，这样有利于漏极施加电压时，耗尽层的扩展，避免增大结电流，提高击穿电压，提高集成半导体器件的性能。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种集成半导体器件，其特征在于，所述集成半导体器件为静态随机存取存储器，包括：

衬底，所述衬底包括并列设置的第一有源区和第二有源区；

第一掺杂区，设置在所述第一有源区内，所述第一掺杂区包括第一杂质离子，所述第一杂质离子为P型杂质；

第二掺杂区，设置在所述第一掺杂区上，所述第二掺杂区包括第二杂质离子，所述第二杂质离子为氮离子；

第三掺杂区，设置在所述第二有源区内，所述第三掺杂区包括第三杂质离子，所述第三杂质离子为N型杂质；

掺杂外延层，设置在所述第三掺杂区上，所述掺杂外延层为碳掺杂的硅外延层；

外延层，设置在所述掺杂外延层和所述第一有源区上，所述外延层的晶格常数大于所述掺杂外延层的晶格常数，且所述外延层为本征硅层；

栅极结构，设置在所述外延层上；以及

重掺杂区，设置在所述栅极结构的两侧。

2.根据权利要求1所述的集成半导体器件，其特征在于，所述第一杂质离子的注入剂量为1×10¹⁴atoms/cm²~1×10¹⁵atoms/cm²。

3.根据权利要求1所述的集成半导体器件，其特征在于，碳原子在所述掺杂外延层中的质量百分比为0.5%~1.5%。

4.根据权利要求1所述的集成半导体器件，其特征在于，所述重掺杂区的深度大于所述第一掺杂区和/或所述第三掺杂区的掺杂深度。

5.一种集成半导体器件的制造方法，其特征在于，所述集成半导体器件为静态随机存取存储器，包括：

提供一衬底，所述衬底包括并列设置的第一有源区和第二有源区；

在所述第一有源区内形成第一掺杂区，所述第一掺杂区包括第一杂质离子，所述第一杂质离子为P型杂质；

在所述第一掺杂区上形成第二掺杂区，所述第二掺杂区包括第二杂质离子，所述第二杂质离子为氮离子；

在所述第二有源区内形成第三掺杂区，所述第三掺杂区包括第三杂质离子，所述第三杂质离子为N型杂质；

在所述第三掺杂区上形成掺杂外延层，所述掺杂外延层为碳掺杂的硅外延层；

在所述掺杂外延层和所述第一有源区上形成外延层，所述外延层的晶格常数大于所述掺杂外延层的晶格常数，且所述外延层为本征硅层；

在所述外延层上形成栅极结构；以及

在所述栅极结构的两侧形成重掺杂区。

6.根据权利要求5所述的集成半导体器件的制造方法，其特征在于，所述制造方法还包括：

在所述衬底内形成浅沟槽隔离结构，在形成所述浅沟槽隔离结构后，所述衬底上设置有氧化层；

在所述衬底上形成第一光阻层，所述第一光阻层暴露所述第一有源区；

以所述第一光阻层为掩膜，向所述第一有源区内注入所述第一杂质离子，形成所述第一掺杂区；

向所述第一有源区内注入所述第二杂质离子，形成所述第二掺杂区，所述第二掺杂区位于所述第一掺杂区上；

去除所述第一光阻层，在衬底上形成第二光阻层，所述第二光阻层暴露所述第二有源区；以及

以第二光阻层为掩膜，向所述第二有源区内注入所述第三杂质离子，形成所述第三掺杂区。

7.根据权利要求6所述的集成半导体器件的制造方法，其特征在于，所述掺杂外延层的形成步骤包括：

在形成所述第三掺杂区后，以所述第二光阻层为掩膜，去除所述第二有源区上的所述氧化层；

去除所述第二光阻层；以及

在所述第三掺杂区上形成所述掺杂外延层。