CN115799260B - 一种负电容围栅纳米片结构cmos反相器及其制造方法 - Google Patents
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Abstract
本发明公开一种负电容围栅纳米片晶体管结构CMOS反相器及其制造方法，属于基本电气元件的技术领域。负电容围栅纳米片结构CMOS反相器包括一个P型负电容围栅纳米片晶体管和一个N型负电容围栅纳米片晶体管。每个负电容围栅纳米片晶体管包括：衬底、有源区和环绕式栅极；有源区包括源漏和多层纳米片结构，纳米片由侧墙和内侧墙共同支撑。环绕式栅极由依次包围覆盖在纳米片外围的氧化层、铁电材料层和金属栅组成，从而产生负电容效应，该铁电材料层具有电压放大功能，可降低器件的亚阈值摆幅到60mV/decade以下。有效改善CMOS反相器的电压转移特性，进一步微缩CMOS反相器特征尺寸，提高器件集成度。
Description
技术领域
本发明涉及环绕式栅极晶体管，特别是公开一种负电容围栅纳米片结构CMOS反相器及其制造方法，属于基本电气元件的技术领域。
背景技术
在器件特征尺寸不断缩小的大背景下，纳米CMOS技术持续发展且遇到许多技术方面的挑战，尺寸微缩带来迁移率退化、光刻工艺困难、漏电流和功耗急剧增加、性能降低、栅控减弱等问题，亟需采用新材料、新器件结构来解决上述问题。
采用围栅等新结构可以部分实现上述目标，但需要供电电源VDD持续缩减到0.5V以下，晶体管亚阈值摆幅的玻尔兹曼限制(SS≥60mV/dec) 成为围栅等新结构面临的关键技术挑战。发展突破SS限制的新技术成为未来新技术发展需要突破的关键难题。在围栅场效应晶体管(Gate-All-AroundFieldEffect-Transistor，GAAFET)中有纳米线晶体管和纳米片晶体管，与纳米线晶体管相比，纳米片晶体管沟道区与栅的接触面积更大，可大幅提升驱动电流，更适合当下高集成度高性能芯片的发展要求。
在晶体管栅极结构中集成基于铁电材料的铁电电容，并使铁电电容与栅电容串联形成负电容，该器件称为负电容场效应晶体管(Negative-Capacitance Field-EffectTransistor，NCFET)。在合适的工作条件下，负电容场效应晶体管可放大栅结构内部电势，从而改变晶体管开关时的表面电势，从而突破SS的玻尔兹曼限制，获得较大的电流收益，实现VDD的降低。
但负电容需要特殊工艺，并需要一定厚度铁电材料产生铁电性，这导致负电容在CMOS极度微缩过程中的应用受限。相比负电容在金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）和鳍式场效应晶体管（FinField-Effect Transistor，FinFET）中的运用，由于纳米片层间间距有限，负电容铁电材料填充工艺的难度较大。
随着半导体器件的持续发展，为了进一步提升围栅纳米片器件亚阈值摆幅等电学性能，亟待一种在有限纳米片层间距中填充负电容铁电材料的工艺方案。
CMOS反相器由两个增强型MOS场效应管组成，是数字集成电路的核心器件，MOS场效应管的性能决定了反相器逻辑输出的性能特性及准确性。本发明旨在提出一种负电容场效应晶体管制造工艺以实现负电容围栅纳米片结构CMOS反相器。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供了一种负电容围栅纳米片结构CMOS反相器其制造方法，通过负电容围栅结构实现提高围栅纳米片器件电学性能的发明目的，解决场效应晶体管器件微缩带来的器件性能退化影响CMOS反相器逻辑输出性能特定及准确性的技术问题。
本发明为实现上述发明目的采用如下技术方案：
一种负电容围栅纳米片晶体管结构CMOS反相器，包括：制备在同一衬底上的P型负电容围栅纳米片晶体管和N型负电容围栅纳米片晶体管，P型负电容围栅纳米片晶体管与N型负电容围栅纳米片晶体管之间具有浅沟道隔离区；其中，每个负电容围栅纳米片晶体管均由至少两层纳米片、环绕式栅极、源极和漏漏区构成，至少两层纳米片的一端与漏极之间具有一个侧墙，至少两层纳米片的另一端与源极之间具有一个侧墙，每个侧墙上具有露出至少两层纳米片一端的内侧墙，漏极与至少两层纳米片的一端接触，源极与至少两层纳米片的另一端接触，环绕式栅极包括：氧化层、铁电材料层、金属栅，氧化层包围覆盖每一层纳米片，铁电材料层包围覆盖氧化层，金属栅包围覆盖铁电材料层。
一种负电容围栅纳米片晶体管CMOS反相器的制造方法，包括以下步骤：
步骤1：制备衬底；
步骤2：在衬底上外延GeSi层与纳米片交替的多层叠层结构，叠层结构包含至少两层纳米片；
步骤3：刻蚀P型负电容围栅纳米片晶体管鳍式构造和N型负电容围栅纳米片晶体管鳍式构造，淀积一层SiO2作为掩模版，并刻蚀形成带有GeSi/Si叠层结构的fin；具体步骤如下：
步骤3A：在叠层结构表面淀积SiO2作为掩模版，并刻蚀SiO2掩模版确定鳍式构造的宽度，分别形成P型负电容围栅纳米片晶体管鳍式构造的掩膜和N型负电容围栅纳米片晶体管鳍式构造的掩膜，
步骤3B：依据步骤3A形成的掩膜，通过反应离子刻蚀工艺对叠层结构和衬底进行刻蚀，形成P型负电容围栅纳米片晶体管鳍式构造和N型负电容围栅纳米片晶体管鳍式构造，并去除P型负电容围栅纳米片晶体管鳍式构造的掩膜和N型负电容围栅纳米片晶体管鳍式构造的掩膜；
步骤4：制备浅沟道隔离区，具体步骤如下：
步骤4A：在步骤3刻蚀叠层结构及衬底形成的凹槽中填充高填充比工艺的SiO2薄膜，然后使用化学机械平坦化工艺使SiO2薄膜顶部平坦，
步骤4B：回刻SiO2薄膜，形成浅沟槽隔离区；
步骤5：在步骤4制得的芯片表面淀积非晶硅，通过干法刻蚀非晶硅，形成跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的非晶硅“伪栅”；
步骤6：制备侧墙，具体步骤如下：
步骤6A：在步骤5刻蚀非晶硅的区域淀积SiN薄膜，
步骤6B：采用干法刻蚀SiN薄膜，在伪栅的两侧形成跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的侧墙，去除P型负电容围栅纳米片晶体管源漏位置的叠层结构以及N型负电容围栅纳米片晶体管漏源位置的叠层结构；
步骤7：制备内侧墙，具体步骤如下：
步骤7A：采用干法刻蚀精确的选择性刻蚀叠层结构中的锗硅化合物层，控制刻蚀时间使刻蚀深度等于侧墙厚度，
步骤7B：采用原子层沉积生长工艺，在叠层结构刻蚀掉锗硅化合物层的区域生长SiN覆盖层薄膜，并去除多余SiN覆盖层薄膜露出纳米片的两端，形成内侧墙；
步骤8：制备源区和漏区，具体步骤如下：
步骤8A：刻蚀P型负电容围栅纳米片晶体管源漏位置两侧的侧墙以及N型负电容围栅纳米片晶体管漏源位置两侧的侧墙，并在刻蚀后的侧墙外延两个晶体管的源级和漏级，
步骤8B：通过离子注入工艺，向源极和漏极注入氟化硼或者砷离子，对源漏采用快速热退火工艺激活离子，形成高掺杂的源漏；
步骤9：去除伪栅，先用化学机械平坦化工艺使伪栅暴露，然后通过化学腐蚀选择性去掉伪栅；
步骤10：释放沟道，采用湿法刻蚀去除叠层结构中剩余的锗硅化合物层；
步骤11：利用原子层沉积工艺在纳米片表面逐层沉积氧化层材料，形成包围覆盖纳米片的氧化层；
步骤12：利用原子层沉积工艺在步骤11形成的氧化层的外周逐层沉积铁电材料，形成包围覆盖氧化层的铁电材料层；
步骤13：制备高k介质金属栅，利用原子层沉积工艺在步骤12形成的铁电材料层的外周逐层沉积高k介质材料，形成包围覆盖铁电材料层的金属栅；
步骤14：制备金属引线，具体步骤如下：
步骤14A：在步骤13制得的芯片表面淀积引线金属层，
步骤14B：刻蚀覆盖侧墙的引线金属层，形成金属布线。
本发明采用上述技术方案，具有以下有益效果：
（1）本发明所提负电容围栅纳米片晶体管结构CMOS反相器，制备的纳米片晶体管在结构上摒弃传统栅结构的负电容栅结构，通过一种在有限纳米片间距中填充铁电材料的工艺制备由氧化层、铁电层和金属栅构成的环绕式栅极，从而产生负电容效应，可通过调整铁电层的厚度控制栅电压放大效应，从而降低阈值电压，可降低器件的亚阈值摆幅到60mV/decade以下。
（2）本发明所提负电容围栅纳米片晶体管结构CMOS反相器，在制备纳米片晶体管的工艺上添加侧墙和内测墙作为纳米片的支撑，内侧墙可在沟道释放时防止源漏被过度腐蚀，减小寄生电容。
（3）本发明所提负电容围栅纳米片晶体管结构CMOS反相器，制备的纳米片晶体管相较于纳米线结构晶体管能产生更大的驱动电流，更加适合高性能芯片的设计，并且在负电容材料加入的基础上获得了更好的栅控能力。
（4）本发明所提负电容围栅纳米片晶体管结构CMOS反相器，随着器件亚阈值摆幅的降低，CMOS反相器的电压转移特性得到改善；并且可以使CMOS反相器特征尺寸进一步微缩，从而提高器件集成度。
附图说明
图1为本发明实施例中制备CMOS反相器的工艺步骤1制得衬底后的CMOS反相器芯片结构示意图。
图2为本发明实施例中制备CMOS反相器的工艺步骤2外延制得多层GeSi/纳米片叠层结构后的CMOS反相器芯片结构示意图。
图3为本发明实施例中制备CMOS反相器的工艺步骤3制得SiO2掩模版后的CMOS反相器芯片结构示意图。
图4为本发明实施例中制备CMOS反相器的工艺步骤3制得鳍式构造掩膜后的CMOS反相器芯片结构示意图。
图5为本发明实施例中制备CMOS反相器的工艺步骤3制得fin构造后的CMOS反相器芯片结构示意图。
图6为本发明实施例中制备CMOS反相器的工艺步骤3去除SiO2掩膜版后的CMOS反相器芯片结构示意图。
图7为本发明实施例中制备CMOS反相器的工艺步骤4淀积SiO2薄膜后的CMOS反相器芯片结构示意图。
图8为本发明实施例中制备CMOS反相器的工艺步骤4回刻SiO2薄膜后的CMOS反相器芯片结构示意图。
图9为本发明实施例中制备CMOS反相器的工艺步骤5淀积非晶硅后的CMOS反相器芯片结构示意图。
图10为本发明实施例中制备CMOS反相器的工艺步骤5刻蚀非晶硅形成伪栅后的CMOS反相器芯片结构示意图。
图11为本发明实施例中制备CMOS反相器的工艺步骤6淀积SiN后的CMOS反相器芯片结构示意图。
图12为本发明实施例中制备CMOS反相器的工艺步骤6刻蚀SiN形成侧墙和源漏叠层结构后的CMOS反相器芯片结构示意图。
图13为本发明实施例中制备CMOS反相器的工艺步骤7干法刻蚀GeSi层后的CMOS反相器芯片结构示意图。
图14为图13所示CMOS反相器芯片去除伪栅和侧墙后的内部结构示意图。
图15为本发明实施例中制备CMOS反相器的工艺步骤7填充SiN覆盖层后的CMOS反相器芯片结构示意图。
图16为本发明实施例中制备CMOS反相器的工艺步骤7形成内侧墙后的CMOS反相器芯片结构示意图。
图17为本发明实施例中制备CMOS反相器的工艺步骤8刻蚀侧墙后的CMOS反相器芯片结构示意图。
图18为本发明实施例中制备CMOS反相器的工艺步骤8外延形成漏极和源极后的CMOS反相器芯片结构示意图。
图19为本发明实施例中制备CMOS反相器的工艺步骤9去除伪栅后的CMOS反相器芯片结构示意图。
图20为本发明实施例中制备CMOS反相器的工艺步骤10释放沟道后的CMOS反相器芯片结构示意图。
图21为本发明实施例中制备CMOS反相器的工艺步骤11沉积氧化层后的CMOS反相器芯片结构示意图。
图22为图21所示CMOS反相器芯片的左视图。
图23为图22所示CMOS反相器芯片的A-A截面图。
图24为本发明实施例中制备CMOS反相器的工艺步骤12沉积铁电材料层后的CMOS反相器芯片结构示意图。
图25为图24所示CMOS反相器芯片的左视图。
图26为图25所示CMOS反相器芯片的A-A截面图。
图27为本发明实施例中制备CMOS反相器的工艺步骤13沉积金属栅后的CMOS反相器芯片结构示意图。
图28为图27所示CMOS反相器芯片的左视图。
图29为图28所示CMOS反相器芯片A-A的截面图。
图30为本发明实施例中制备CMOS反相器的工艺步骤14淀积引线金属层后的CMOS反相器芯片结构示意图。
图31为本发明实施例中制备CMOS反相器的工艺步骤14刻蚀形成金属布线后的CMOS反相器芯片结构示意图。
图32为刻蚀形成金属布线后的CMOS反相器芯片的俯视图。
图中标号说明：1、衬底；2、纳米片；3、GeSi层；4、SiO2层；41、SiO2层掩膜版；5、浅沟道隔离区；6、非晶硅；61、伪栅；7、SiN；71、侧墙；8、内侧墙；9、源极；10、漏极；11、氧化层；12、铁电材料层；13、金属栅；14、金属布线。
具体实施方式
下面结合附图对发明的技术方案进行详细说明。
一种负电容围栅纳米片晶体管CMOS反相器，包括P型负电容围栅纳米片晶体管和N型负电容围栅纳米片晶体管，P型负电容围栅纳米片晶体管和N型负电容围栅纳米片晶体管制备在同一衬底上，P型负电容围栅纳米片晶体管和N型负电容围栅纳米片晶体管之间制备有浅沟道隔离区，其中，每个负电容围栅纳米片晶体管晶体管由至少两层纳米片、环绕式栅极、源级和漏级构成。至少两层纳米片的一端与漏极之间具有一个侧墙，至少两层纳米片的另一端与源极之间具有一个侧墙，每个侧墙上具有露出至少两层纳米片一端的内侧墙，漏极与至少两层纳米片的一端接触，源极与至少两层纳米片的另一端接触，位于纳米片两端的侧墙和内侧墙用于支撑纳米片，且侧墙和内侧墙保证释放沟道时源极和漏极不被过度腐蚀。环绕式栅极包括：氧化层、铁电材料层、金属栅，所氧化层包围覆盖每一层纳米片，铁电材料层包围覆盖氧化层，金属栅包围覆盖铁电材料层。
衬底采用体硅或绝缘体上硅。
采用浅沟道隔离技术在P型负电容围栅纳米片晶体管和N型负电容围栅纳米片晶体管之间制备浅沟道隔离区，浅沟道隔离技术首先是利用HDP CVD淀积SiO2，再通过CMP平坦化技术对STI进行平坦化，去除多余的氧化物，Si3N4是CMP平坦化的终点，最后利用酸槽去除Si3N4和前置氧化物。
为了保证晶体管的驱动电流，纳米片应尽可能的多，但是由于片上空间不足以及工艺限制带来的良率问题，应将纳米片控制在4层以下，本申请中，纳米片的层数优选2-4层。纳米片的材料为硅、碳化硅、氮化镓和氧化镓的一种。纳米片宽度范围为5-30纳米，厚度范围为3-20纳米。纳米片间距和宽度的比值为1:2~1:6，随着纳米片宽度的增加，在条件允许的情况下，应使纳米片间距较小，这样可以保证器件的体积最小，填充高k介质材料和金属栅的难度将会增大，因此纳米片间距和宽度的比值不能超过1:6。
环绕式栅极中，铁电材料层为HfO、SiHfZrO2或HfAlO。铁电材料层的厚度为5-10nm。
一种负电容围栅纳米片晶体管CMOS反相器的制造方法，包括以下14个步骤。
步骤1：如图1所示，制备衬底1，衬底的材料为硅，衬底采用体硅或绝缘体上硅；具体流程包括：衬底选材、清洗、生长初始氧化硅、晶圆刻号、清洗、第零层光刻处理、第零层刻蚀处理、去光刻胶、去除初始氧化层。
步骤2：如图2所示，外延多层GeSi/纳米片叠层结构，在衬底1上依次外延GeSi层3、纳米片2、GeSi层3、纳米片2、GeSi层3、纳米片2，形成多层GeSi/纳米片叠层结构；其中，GeSi层3为锗硅化合物层，锗硅化合物层中Ge的含量约为30%，Si的含量为70%；纳米片2的材料为硅、碳化硅、氮化镓和氧化镓的一种。
步骤3：刻蚀fin构造，具体步骤如下：
步骤3A：如图3所示，在多层GeSi/纳米片叠层结构表面淀积SiO2，形成一层SiO2掩模版4，可以通过淀积时间控制SiO2掩模版4的厚度；如图4所示，对SiO2掩模版4进行精确的刻蚀，从而控制fin的宽度，分别形成P型负电容围栅纳米片晶体管鳍式构造的掩膜和N型负电容围栅纳米片晶体管鳍式构造的掩膜；
步骤3B：如图5所示，借助步骤3A刻蚀的鳍式构造的掩膜，通过反应离子刻蚀技术对多层GeSi/纳米片叠层结构和衬底进行刻蚀，形成P型负电容围栅纳米片晶体管的鳍式构造和N型负电容围栅纳米片晶体管的鳍式构造，fin构造的高度在100~200nm且垂直度大于85°，并去除SiO2掩模版4制得如图6所示的CMOS反相器芯片。
步骤4：制备浅沟道隔离区，具体步骤如下：
步骤4A：如图7所示，在步骤3B刻蚀CMOS反相器芯片形成的凹槽中填充高填充比工艺的SiO2薄膜，然后通过化学机械平坦化工艺使SiO2薄膜顶部平坦；
步骤4B：如图8所示，对SiO2薄膜进行回刻，形成浅沟槽隔离区5。
步骤5：制备伪栅，如图9所示，在步骤4制备得到的CMOS反相器芯片表面淀积非晶硅6；如图10所示，通过干法刻蚀精确刻蚀P型负电容围栅纳米片晶体管源漏区的非晶硅以及N型负电容围栅纳米片晶体管漏源区的非晶硅，形成跨接两个鳍式构造的非晶硅伪栅61，为了后续沟道释放后支撑纳米片需要形成侧墙，而形成侧墙前需要通过伪栅61作为支撑。
步骤6：制备侧墙，具体步骤如下：
步骤6A：如图11所示，在步骤5的非晶硅刻蚀区域淀积SiN7；
步骤6B：如图12所示，采用干法刻蚀工艺刻蚀SiN7，在伪栅61两侧形成跨接两个鳍式构造的侧墙71，并同时去除P型负电容围栅纳米片晶体管源漏位置的叠层结构以及N型负电容围栅纳米片晶体管漏源位置的叠层结构。
步骤7：制备内侧墙，具体步骤如下：
步骤7A：如图13所示，采用干法刻蚀精确的选择性刻蚀GeSi层，控制刻蚀时间，使刻蚀深度等于侧墙71的厚度，如图14为去除伪栅和侧墙后的CMOS反相器芯片内部示意图；
步骤7B：如图15所示，采用原子层沉积生长工艺，在多层GeSi/纳米片叠层结构刻蚀掉GeSi层的区域填充SiN覆盖层薄膜，刻蚀多余SiN覆盖层薄膜露出纳米片形成内侧墙8，形成内侧墙8后的CMOS反相器芯片如图16所示。
步骤8：制备源极和漏极，具体步骤如下：
步骤8A：如图17和图18所示，刻蚀侧墙71以去除P型负电容围栅纳米片晶体管源漏位置两侧多余侧墙以及N型负电容围栅纳米片晶体管漏源位置两侧多余侧墙，在刻蚀后的侧墙外延形成P型负电容围栅纳米片晶体管的源极9和漏极、以及N型负电容围栅纳米片晶体管的源极和漏极10；
步骤8B：通过离子注入方式，向漏极和源极注入氟化硼或者砷离子，对源极和漏极进行快速热退火以激活离子，形成高掺杂的源漏，退火温度过高会损伤纳米片，而退火温度过低会导致杂质无法激活，纳米级别的器件对热量的预算是非常敏感的，所以高温退火工艺必须采用工艺时间非常短并且能精确控制工艺时间的快速热退火技术，退火温度优选850℃。
步骤9：去除伪栅，如图19所示，先通过化学机械平坦化使伪栅暴露，然后通过化学腐蚀选择性去除伪栅。
步骤10：释放沟道，如图20所示，把氢氟酸、双氧水和醋酸混合放置24小时，用混合溶液湿法刻蚀去除叠层结构中剩余的GeSi层。沟道释放时，干法刻蚀会损伤SiN形貌，而湿法刻蚀无法精确刻蚀则会导致源漏被刻蚀，所以本发明先从源漏部分刻蚀叠层结构中的部分GeSi层，使得外延SiN层在源极区域与GeSi之间、漏极区域与GeSi之间形成内侧墙，再制备源极和漏极，最后使用湿法刻蚀去除伪栅进行沟道释放，内侧墙和侧墙共同保证源漏不被腐蚀。
步骤11：沉积氧化层，如图21所示，利用原子层沉积工艺在纳米片表面逐层沉积氧化层11，沉积氧化层后的CMOS反相器芯片的左视图及A-A截面图如图22、图23所示。
步骤12：沉积铁电材料层，如图24所示，利用原子层沉积工艺在步骤11沉积的氧化层的外周逐层沉积铁电材料层12，沉积铁电材料层后的CMOS反相器芯片的左视图及A-A截面图如图25、图26所示。
步骤13：制备高k介质金属栅，如图27所示，利用原子层沉积工艺在步骤12沉积的铁电材料层的外周逐层沉积铁电材料层高k介质材料形成金属栅13，沉积金属栅后的CMOS反相器芯片的左视图及A-A截面图如图28、图29所示。
步骤14：制备金属引线，具体包括如下步骤：
步骤14A：如图30所示，淀积引线金属层。
步骤14B：如图31所示，对覆盖侧墙71的引线金属层进行刻蚀，形成金属布线14，刻蚀形成金属布线后的CMOS反相器芯片的俯视图如图32所示。
以上详细描述了本发明的优选实施方式，但是本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。
Claims (9)
1.一种负电容围栅纳米片晶体管结构CMOS反相器，包括：制备在同一衬底上的一个P型负电容围栅纳米片晶体管和一个N型负电容围栅纳米片晶体管，所述P型负电容围栅纳米片晶体管与N型负电容围栅纳米片晶体管之间具有浅沟道隔离区；其特征在于，每个负电容围栅纳米片晶体管均包含：漏极、源极、至少两层纳米片、环绕式栅极，所述至少两层纳米片的一端与漏极之间具有一个侧墙，至少两层纳米片的另一端与源极之间具有一个侧墙，每个侧墙上具有露出至少两层纳米片一端的内侧墙，所述漏极与至少两层纳米片的一端接触，所述源极与至少两层纳米片的另一端接触，所述环绕式栅极包括：氧化层、铁电材料层、金属栅，所述氧化层包围覆盖每一层纳米片，所述铁电材料层包围覆盖所述氧化层，所述金属栅包围覆盖所述铁电材料层；
所述一种负电容围栅纳米片晶体管结构CMOS反相器的制造方法，包括如下步骤：
步骤1，制备衬底；
步骤2，在所述衬底上外延锗硅化合物层与纳米片交替的叠层结构，所述叠层结构包含至少两层纳米片；
步骤3，刻蚀所述叠层结构，形成P型负电容围栅纳米片晶体管鳍式构造和N型负电容围栅纳米片晶体管鳍式构造；
步骤4，制备P型负电容围栅纳米片晶体管与N型负电容围栅纳米片晶体管之间的浅沟道隔离区；
步骤5，制备跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的伪栅；
步骤6，在所述伪栅的两侧制备跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的侧墙；
步骤7，在侧墙上制备露出叠层结构中纳米片两端的内侧墙；
步骤8，刻蚀P型负电容围栅纳米片晶体管源漏位置两侧的侧墙以及N型负电容围栅纳米片晶体管漏源位置两侧的侧墙，在刻蚀后的侧墙外延形成P型负电容围栅纳米片晶体管的源极和漏极、以及N型负电容围栅纳米片晶体管的源极和漏极，向源极和漏极注入高掺杂离子后，对源极和漏极进行高温退火处理；
步骤9，去除伪栅；
步骤10，刻蚀叠层结构中剩余的锗硅化合物层，释放沟道；
步骤11，在纳米片表面逐层沉积氧化层材料，形成包围覆盖纳米片的氧化层；
步骤12，在步骤11形成的氧化层的外周逐层沉积铁电材料，形成包围覆盖氧化层的铁电材料层；
步骤13，在步骤12形成的铁电材料层的外周逐层沉积高k介质材料，形式包围覆盖铁电材料层的金属栅；
步骤14，在步骤13制得的芯片表面淀积引线金属层，刻蚀覆盖侧墙的引线金属层，形成金属布线。
2.根据权利要求1所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤2在所述衬底上外延锗硅化合物层与纳米片交替的叠层结构的具体方法为：在衬底上依次外延锗硅化合物层、纳米片、锗硅化合物层、纳米片，形成包含至少两个纳米片的叠层结构。
3.根据权利要求2所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤3刻蚀所述叠层结构，形成P型负电容围栅纳米片晶体管鳍式构造和N型负电容围栅纳米片晶体管鳍式构造的具体方法为：
步骤3A，在所述叠层结构表面淀积二氧化硅，形成二氧化硅掩膜版，刻蚀二氧化硅掩膜版，分别形成P型负电容围栅纳米片晶体管鳍式构造的掩膜和N型负电容围栅纳米片晶体管鳍式构造的掩膜；
步骤3B，刻蚀P型负电容围栅纳米片晶体管鳍式构造掩膜和N型负电容围栅纳米片晶体管鳍式构造掩膜覆盖的叠层结构及衬底，形成P型负电容围栅纳米片晶体管鳍式构造和N型负电容围栅纳米片晶体管鳍式构造，去除P型负电容围栅纳米片晶体管鳍式构造的掩膜和N型负电容围栅纳米片晶体管鳍式构造的掩膜。
4.根据权利要求3所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤4制备P型负电容围栅纳米片晶体管与N型负电容围栅纳米片晶体管之间的浅沟道隔离区的具体方法为：
步骤4A，在步骤3刻蚀叠层结构及衬底形成的凹槽中填充二氧化硅薄膜，对二氧化硅薄膜表面进行平坦化处理；
步骤4B，回刻二氧化硅薄膜，形成浅沟槽隔离区。
5.根据权利要求4所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤5制备跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的伪栅的具体方法为：在步骤4制得的芯片表面淀积非晶硅，刻蚀P型负电容围栅纳米片晶体管源漏区的非晶硅以及N型负电容围栅纳米片晶体管漏源区的非晶硅，形成跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的伪栅。
6.根据权利要求5所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤6在所述伪栅的两侧制备跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的侧墙的具体方法为：
步骤6A，在步骤5刻蚀非晶硅的区域淀积氮化硅；
步骤6B，刻蚀氮化硅，在所述伪栅的两侧形成跨接P型负电容围栅纳米片晶体管鳍式构造与N型负电容围栅纳米片晶体管鳍式构造的侧墙，去除P型负电容围栅纳米片晶体管源漏位置的叠层结构以及N型负电容围栅纳米片晶体管漏源位置的叠层结构。
7.根据权利要求6所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤7在侧墙上制备露出叠层结构中纳米片两端的内侧墙的具体方法为：
步骤7A，刻蚀叠层结构中的锗硅化合物层，刻蚀深度与侧墙厚度相同；
步骤7B，采用原子层沉积生长工艺，在叠层结构刻蚀掉锗硅化合物层的区域生长氮化硅覆盖层薄膜，刻蚀多余氮化硅覆盖层薄膜露出纳米片的两端，形成内侧墙。
8.根据权利要求7所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤10刻蚀叠层结构中剩余的锗硅化合物层的具体方法为：将氢氟酸、双氧水和醋酸的混合溶液放置24小时，用混合溶液湿法刻蚀去除叠层结构中剩余的锗硅化合物层。
9.根据权利要求8所述一种负电容围栅纳米片晶体管结构CMOS反相器，其特征在于，步骤11采用原子层沉积工艺在纳米片表面逐层沉积氧化层材料；步骤12采用原子层沉积工艺在步骤11形成的氧化层的外周逐层沉积铁电材料；步骤13采用原子层沉积工艺在步骤12形成的铁电材料层的外周逐层沉积高k介质材料。
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