CN111710718A - 一种环栅半导体器件及制作方法、电子设备 - Google Patents

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Abstract

本发明公开一种环栅半导体器件及其制作方法、电子设备，涉及半导体技术领域，通过在衬底与源漏区之间形成隔离层，以抑制源漏漏电，无须使用成本较高的绝缘体上硅衬底，降低了半导体器件的制作成本。环栅半导体器件包括：衬底；形成在衬底上的堆叠结构；堆叠结构包括源漏区以及与源漏区连接的至少一层纳米线或片；环栅半导体器件还包括形成在衬底和源漏区之间的隔离层；隔离层采用选择性氧化处理形成。环栅半导体器件的制作方法用于制作上述技术方案所提供的环栅半导体器件。本发明提供的环栅半导体器件应用于电子设备中。

Description

一种环栅半导体器件及制作方法、电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种环栅半导体器件及其制作方法、电子设备。
背景技术
堆叠纳米线或片环栅器件是一种新的半导体晶体管，具有良好的栅控能力，可以增大工作电流，降低短沟道效应，因此，具有广泛的应用前景。
堆叠纳米线或片环栅器件源漏区漏电问题影响器件性能，针对源漏区漏电，一般采用SOI(Silicon-On-Insulator，绝缘衬底上的硅)衬底来抑制，但SOI 衬底成本较高。
发明内容
本发明的目的在于提供一种环栅半导体器件及其制作方法、电子设备，通过在源漏区与衬底之间形成隔离层，以抑制源漏区漏电的问题，无须使用成本较高的绝缘体上硅衬底，从而降低了半导体器件的制作成本。
第一方面，本发明提供了一种环栅半导体器件，半导体器件包括：
衬底；
形成在衬底上的堆叠结构；堆叠结构包括源漏区和与源漏区连接的至少一层纳米线或片；
半导体器件还包括形成在衬底和源漏区之间的隔离层；
隔离层采用选择性氧化处理形成。
第二方面，本发明提供了一种环栅半导体器件器件的制作方法，环栅半导体器件的制作方法包括：
提供衬底；
在衬底上形成堆叠结构，堆叠结构包括源漏区和与所述源漏区连接的至少一层纳米线或片；其中，源漏区和衬底之间还形成有隔离层；隔离层采用选择性氧化处理形成。
第三方面，本发明提供了一种电子设备，包括上述环栅半导体器件。
与现有技术相比，本发明提供的环栅半导体器件，在衬底与源漏区之间形成隔离层。该隔离层采用选择性氧化处理形成，故该隔离层为氧化物隔离层。由于氧化物隔离层不导电，故该氧化物隔离层可以抑制源漏区漏电，从而提高该半导体器件的电学性能。再者，该隔离层为对衬底上形成的膜层进行部分氧化处理得到的，相比SOI衬底，能够在一定程度上降低成本。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明提供的一种环栅半导体器件的结构示意图；
图2为本发明提供的一种衬底的结构示意图；
图3为本发明提供得一种在衬底上形成氧化辅助材料层和堆叠材料层后的结构示意图；
图4为本发明提供的一种对衬底上、氧化辅助材料层和堆叠材料层进行第一图案化处理后的结构示意图；
图5为本发明提供的一种在氧化辅助层形成的前纳米线或片和前牺牲层进行第二图案化处理后的结构示意图；
图6为本发明提供的一种形成了浅沟槽隔离后的结构示意图；
图7为本发明提供的一种形成隔离层后的结构示意图；
图8为本发明提供的一种中在牺牲层两侧形成内侧墙的结构示意图；
图9为本发明提供的一种在隔离层上形成源漏区的结构示意图；
图10为本发明提供的一种去除了牺牲层后的结构示意图；
图11为本发明提供的一种形成栅堆叠结构后的结构示意图；
图12为本发明提供的另一种在隔离层上形成源漏区的结构示意图；
图13为本发明提供的另一种去除了牺牲层后的结构示意图；
图14为本发明提供的另一种形成栅堆叠结构后的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/ 元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/ 元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例-仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
源漏区的漏电问题一直是堆叠纳米线或片环栅器件性能提高的瓶颈之一。而在先技术中为解决源漏区漏电问题，一般在制作半导体器件时，选择SOI衬底作为半导体器件的衬底，此时，半导体器件中的源区和漏区等结构形成在SOI 衬底的埋氧层上。由于SOI衬底的埋氧层为不导电的绝缘层，因此，可以解决源漏区的漏电问题。
上述方式虽然能够解决源漏区漏电的问题，但是，因现有的绝缘体上硅衬底的成本较高，从而使得半导体器件的制作成本升高。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制作方法、电子设备。其中，本发明实施例提供的半导体器件中，在衬底与源漏区之间形成隔离层。该隔离层采用选择性氧化处理形成，故该隔离层为氧化物隔离层。由于氧化物不导电，由此，该氧化物隔离层不导电，故该氧化物隔离层可以抑制源漏区漏电，从而提高该半导体器件的电学性能。再者，该隔离层为对衬底上形成的膜层进行部分氧化处理得到的，相比SOI衬底，可以在一定程度上降低成本。
本发明实施例提供的一种环栅半导体器件。具体可参见图1，该环栅半导体器件包括：衬底10；形成在衬底10上的堆叠结构。该堆叠结构包括源漏区70 以及与源漏区70连接的纳米线或片40，该半导体器件还包括形成在衬底10和源漏区70之间的隔离层30。其中，隔离层30采用选择性氧化处理形成。
参照图1，为了降低半导体器件的制作成本，上述衬底10可以为硅衬底、锗硅衬底等价格低廉的半导体衬底。在半导体器件为了隔离各有源区的情况下，该半导体的衬底10上形成有浅沟槽隔离(shallow trench isolation,STI)60。该浅槽隔离60的制作材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
参照图1，上述隔离层采用选择性氧化处理形成，用于解决源漏区的漏电问题。隔离层30为对待氧化辅助层进行选择性氧化后形成，故隔离层30的材质由待氧化辅助层的材质决定。此处的待氧化辅助层与氧化辅助层20的材质相同，对待氧化辅助层的部分区域进行选择性氧化处理后，未进行氧化的区域形成氧化辅助层20。例如，当氧化辅助层20为锗硅氧化辅助层时，该隔离层30可以为氧化硅隔离层、氧化锗硅隔离层或氧化锗隔离层中的一种或多种。
参照图1，为了满足器件的性能，在氧化辅助层20为锗硅氧化辅助层时，该锗硅氧化辅助层中锗元素的质量百分比为30％-100％。也就是说，该氧化辅助层20也可以为纯锗的氧化辅助层。
参照图1，在氧化辅助层20为锗硅氧化辅助层时，为了抑制寄生沟道，也可以选择对该锗硅氧化辅助层20进行掺杂。掺杂的方式可以为原位掺杂方式，或离子注入方式。示例性的，掺杂的离子类型和源漏区的离子类型相反。掺杂离子的浓度为1×1017cm-3-5×1018cm-3。
示例性的，在对锗硅氧化辅助层进行掺杂时也可根据器件的类型选择掺杂的离子。例如，当该半导体器件为N型时，掺杂的离子可以是B。又例如，当该半导体器件为P型时，掺杂的离子可以是P，As中的一种或两种。
参照图1，上述氧化辅助层20形成在衬底10上，在该氧化辅助层20的第一区域201上形成至少一层纳米线或片，在该氧化辅助层20的第二区域202上形成隔离层30。该隔离层的具体形成方式为：采用选择性氧化的方式对待氧化辅助层进行氧化处理，得到隔离层。其中，选择性氧化处理的方式可以为炉管氧化方式，也可以为快速热处理。该选择性氧化处理的氧化气氛为氧气、氮气或者是含有臭氧的气氛。不同的氧化处理方式的温度和时间可以作不同的限定。例如：当氧化处理的方式为炉管氧化方式时，炉管氧化方式的温度为500℃-850℃，时间为10min-60min。再例如，当氧化处理的方式为快速热处理，快速热处理的温度为600℃-850℃，时间为30s-60s，处理周期为1-10个周期。
参照图1，示例性的，为了能够达到对源漏区70的隔离，该隔离层30需要具有一定的厚度，但隔离层30过厚会对影响器件的性能。基于此，本发明设置隔离层30的厚度范围为5nm-50nm。为了进一步的平衡隔离效果和器件的性能，可以设置隔离层30的厚度范围为10nm-30nm。
参照图1，可以理解，为了得到上述厚度的隔离层，需要设置待氧化辅助层具有一定的厚度，即该待氧化辅助层的厚度至少要大于等于该隔离层30的厚度。例如，当待氧化辅助层的厚度为10nm-100nm。此时，由于隔离层30为对待氧化辅助层的预设区域进行选择性氧化处理得到的，而氧化辅助层的第一区域为未进行选择性氧化处理的待氧化辅助层的区域，故该氧化辅助层第一区域201 的厚度为10nm-100nm。
参照图1，在形成隔离层30，对待氧化辅助层进行氧化处理时，可以将待氧化辅助层的预设区域沿厚度方向进行部分氧化或者全部氧化。例如，当待氧化隔离层的厚度较大时，可以选择对待氧化辅助层的预设区域沿厚度方向进行部分氧化。此时，待辅助氧化层的预设区域在形成隔离层30后，还具有一定的厚度。该厚度可以是大于0nm，小于等于95nm。该预设区域未被氧化的部分形成了氧化辅助层20的第二区域202，此时，隔离层30形成在氧化辅助层20的第二区域20上。又例如，当待氧化隔离层的厚度较小时，为了满足隔离层30 的隔离效果，可以选择对待氧化辅助层的预设区域202沿厚度方向进行全部氧化，此时该隔离层30直接形成在衬底10上。
参照图1，示例性的，上述纳米线或片40可以为硅纳米线或片或者锗硅纳米线或片。上述堆叠结构还包括栅堆叠结构501。该栅堆叠结构501形成在纳米线或片的外周。
参照图1，作为一种可能的实现方式，在堆叠纳米线或片环栅器件中，源漏区70为叠层结构。示例性的，在该叠层结构为锗硅材料层的叠层结构的情况下，在对纳米线进行释放时，当纳米线或片40为硅纳米线或片，牺牲层为锗硅牺牲层时，为了避免刻蚀液对源漏区70的过度腐蚀，上述堆叠结构还可以包括内侧墙502，该内侧墙502形成在该牺牲层的两侧。当该半导体制作完成时，该内侧墙502位于栅堆叠结构501的两侧。可以理解，在半导体器件的制备过程中，当源漏区70中的锗元素的质量百分比与锗硅牺牲层中锗元素的质量百分比的差值的绝对值大于预设阈值时，该锗硅牺牲层与源漏区具有较大的选择比，此时，为了简化半导体器件的制作工艺，可以不设置内侧墙。其中，上述阈值大于等于30％。
参照图1，作为另一种可能的实现方式，在堆叠纳米线或片环栅器件中，源漏区70为叠层结构，且在该叠层结构为锗硅材料层的叠层的情况下，当纳米线或片40为锗硅纳米线或片时，在纳米线释放时，牺牲层为硅牺牲层，此时，硅牺牲层与源漏区70具有较大的选择比，为了简化半导体器件的制作工艺，可以不设置内侧墙。
上述内侧墙502用于在释放纳米线或片时，防止刻蚀液对源漏区的腐蚀，故该内侧墙502需要具有一定的宽度，例如，5nm-15nm。示例性的，为了使牺牲层与该内侧墙具有较大的刻蚀选择比，该内侧墙502可以为氮化硅内侧墙。
本发明实施例还提供了一种环栅半导体器件的制作方法，参照图2-图11，该半导体器件的制作方法包括：
参照图2，步骤S1，提供衬底10。衬底10可以为硅衬底、锗硅衬底等价格低廉的半导体衬底。
参照图3，步骤S2，在衬底上形成氧化辅助材料层21。具体的，形成该氧化辅助材料层21的方式可以为外延的方式。示例性的，为了抑制寄生沟道漏电，还可以利用原位掺杂或离子注入等方式对该氧化辅助材料层21进行掺杂处理。根据该半导体器件的类型选择掺杂的离子。掺杂的离子浓度为1×1017 cm-3-5×1018cm-3。该氧化辅助材料层21可以为锗硅氧化辅助材料层，也可以为锗氧化辅助材料层。当氧化辅助材料层21为锗硅氧化辅助材料层时，该锗硅氧化辅助材料层中锗元素的质量百分比大于或与小于30％，小于100％。
参照图3，步骤S3，在氧化辅助材料层21上交替形成堆叠材料层41。堆叠材料层41可以为硅材料层与锗硅材料层交替形成的叠层结构。示例性的，该堆叠材料层41可以为两层硅材料层和锗硅材料层的叠层结构，也可以为四层硅材料层和锗硅材料层的叠层结构。其中，参照图3，示出的是该堆叠材料层41为两层硅材料层和锗硅材料层的叠层结构。
参照图3，在上述堆叠材料层41为硅材料层与锗硅材料层交替形成的叠层结构的情况下，该锗硅材料层的锗元素的质量百分比为大于0％，小于或等于70％。为了满足器件的制作要求以及器件的性能，此时，可以设定该锗硅材料层中锗元素的质量百分比与锗硅氧化辅助材料层中锗元素的质量百分比的差值大于30％以上。其中，一层硅材料层与锗硅材料层的叠层厚度可以为5nm-15nm。可以理解，当上述堆叠材料层41包括多层硅材料层与锗硅材料层的叠层时，各层硅材料层与锗硅材料层的叠层厚度可以不相同。
作为一种可能的实现方式，当上述步骤S2中形成氧化辅助材料层21不需要掺杂时，可以同步外延形成氧化辅助材料层21以及堆叠材料层41。
示例性的，上述硅材料层可以在后续形成纳米线或片，锗硅材料层可以在后续形成牺牲层。也可以是，上述硅材料层在后续形成牺牲层，锗硅材料层可以在后续形成纳米线或片。当锗硅材料层可以在后续形成堆叠纳米线或片时，可以在上述堆叠材料层上在外延一层保护层，以对后续形成的锗硅纳米线或片进行保护。上述保护层的材质可以为硅。
步骤S4，对衬底，氧化辅助材料层以及堆叠材料层进行图案化处理，得到具有鳍部的衬底、待氧化辅助层、以及形成在待氧化辅助层第一区域的纳米线或片以及牺牲层。示例性的，参照图4和图5，对氧化辅助材料层以及堆叠材料层进行图案化处理包括两个子步骤：
S41，参照图4，对衬底，氧化辅助材料层21以及堆叠材料层41进行第一图案化处理，得到鳍状结构，沿自下而上的方向，鳍状结构包括刻蚀了部分衬底10形成的鳍部101、刻蚀了部分辅助氧化材料层21形成的待辅助氧化层22、以及刻蚀了部分堆叠材料层41形成的多层前纳米线或片42和前牺牲层51。其中，多层交替设置的前纳米线或片42和前牺牲层51的位置可以调换。
S42，参照图5，对前纳米线或片42和前牺牲层51进行第二图案化处理，得到形成在待氧化辅助层22上的纳米线或片40和牺牲层50。可以理解，图5 中的纳米线或片40和牺牲层50的位置可以调换。
作为一种可能的实现方式，参照图6，在步骤S41之后，该半导体的制备方法还包括，在衬底10的鳍部101以及待氧化辅助层22的两侧形成浅沟槽隔离 60，该浅沟槽隔离60用于隔离半导体器件的各有源区。示例性的，示例性的，上述第一图案化处理可以为，在沟道材料层上覆盖硬掩膜，并采用光刻和刻蚀工艺，按照预设方案对硬掩膜进行刻蚀，形成硬掩膜图形。之后，基于硬掩膜图形，对衬底、氧化辅助材料层、堆叠材料层进行刻蚀，形成鳍状结构。上述第二图案化处理可以为，在前沟道层上覆盖硬掩膜，并采用光刻和刻蚀工艺，按照预设方案对硬掩膜进行刻蚀，形成硬掩膜图形。之后，基于硬掩膜图形，对假栅材料层以及前沟道层进行刻蚀，形成假栅和沟道层。
S5，对待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层。其中，待氧化辅助层的预设区域为待氧化辅助层上未形成纳米线或片和牺牲层的区域。
作为一种可能的实现方式，参照图7，在待氧化辅助层为锗硅待氧化辅助层，牺牲层50为硅牺牲层，纳米线或片40为锗硅纳米线或片时，设置锗硅待氧化辅助层中的锗元素的质量百分比与锗硅纳米线或片中的锗元素的质量百分比的差值大于预设阈值，以使锗硅待氧化辅助层与锗硅纳米线或片具有较大的氧化选择比。其中，预设阈值可以为30％。通过以上设置，在对待氧化辅助层进行选择性氧化时，不会对锗硅纳米线或片或硅牺牲层产生过度氧化。此时，由于未来源漏区为锗硅材料层的叠层结构，故硅牺牲层与该未来源漏区具有较大的刻蚀选择比。在去除牺牲层时，并不会对该未来源漏区产生过度腐蚀，因此，为了减少工艺流程，可以不在牺牲层的两侧设置内侧墙。
作为另一种可能的实现方式，参照图7，在待氧化辅助层为锗硅氧化辅助层，牺牲层50为锗硅牺牲层，纳米线或片40为硅纳米线或片时，设置锗硅待氧化辅助层中的锗元素的质量百分比与锗硅纳米线或片中的锗元素的质量百分比的差值大于预设的阈值，以使锗硅待氧化辅助层与锗硅纳米线或片具有较大的氧化选择比。通过以上设置，在对锗硅待氧化辅助层进行选择性氧化时，不会对锗硅纳米线或片或硅牺牲层产生过度氧化。此时，由于未来源漏区为锗硅材料层的叠层结构，可以设置未来源漏区中锗元素的质量百分比与锗硅牺牲层中锗元素的质量百分差值的绝对值大于30％，以使锗硅牺牲层与未来源漏区具有足够的刻蚀选择比。在去除牺牲层时，并不会对该未来源漏区产生过度腐蚀，因此，为了减少工艺流程，可以不在牺牲层的两侧设置内侧墙。
作为另一种可能的实现方式，参照图8，在待氧化辅助层为锗硅待氧化辅助层，牺牲层50为锗硅牺牲层，纳米线或片40为硅纳米线或片时，设置锗硅待氧化辅助层中的锗元素的质量百分比与锗硅纳米线或片中的锗元素的质量百分比的差值大于预设的阈值，以使锗硅待氧化辅助层与锗硅纳米线或片具有较大的氧化选择比。通过以上设置，在对锗硅待氧化辅助层进行选择性氧化时，不会对锗硅纳米线或片或硅牺牲层产生过度氧化。此时，由于未来源漏区为锗硅材料层的叠层结构，锗硅牺牲层与未来源漏区可能不具有足够的选择比，因此，在锗硅牺牲层的两侧设置内侧墙502。以使后续去除锗硅牺牲层时，通过该内侧墙502保护未来源漏区。
具体的，对该待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层 30和氧化辅助层20(包括第一区域201和第二区域202)。其中，选择性氧化处理的方式可以为炉管氧化方式，也可以为快速热处理方式。该选择性氧化处理的氧化气氛为氧气、氮气或者是含有臭氧的气氛。不同的氧化处理方式的温度和时间可以作不同的限定。例如：当氧化处理的方式为炉管氧化方式时，炉管氧化方式的温度为500℃-850℃，时间为10min-60min。再例如，当氧化处理的方式为快速热处理，快速热处理的温度为600℃-850℃，时间为30s-60s，处理周期为1-10个周期。
本发明实施例中氧化参数(温度和时间)的根据氧化辅助层中的锗元素确定，上述择性氧化处理在设定的氧化温度和氧化时间下可以对氧化辅助层进行选择性氧化处理。在选择性氧化处理后，纳米线或片与内侧墙或纳米线或片与牺牲层的侧壁上形成有较薄的氧化层，该氧化层可以在源漏外延前，进行清洗去除。
示例性的，为了能够达到对源漏区的隔离，该隔离层需要具有一定的厚度，但隔离层过厚会对影响器件的性能。基于此，本发明设置该隔离层的厚度范围为5nm-50nm。为了进一步的平衡隔离效果和器件的性能，可以设置该隔离层的厚度范围为10nm-30nm。
S6，参照图9或图12，图9为本发明提供的一种具有内侧墙，在隔离层上形成源漏区的结构示意图。图12为本发明提供的一种没有内侧墙，在隔离层上形成源漏区的结构示意图。该源漏区70为叠层结构，示例性的，在隔离层上形成源漏区70包括在隔离层上形成锗硅材料叠层结构。该锗硅材料叠层结构可以为三层，也可以为五层，本发明实施例对此不做限定。该锗硅材料叠层结构中的锗元素的质量百分比可以相同，也可以不同。当该锗硅材料叠层结构中的锗元素的质量百分比不相同时，在考虑晶格匹配度和应力的情况下，可以是，在该锗硅材料叠层结构中。按照从下至上的方向，各层锗硅材料层中锗元素的质量百分比逐渐增加。
S7，参照图10或图13。图10为本发明提供的一种设置了内侧墙，去除了牺牲层后的结构示意图，图13为本发明提供的一种未设置内侧墙，去除了牺牲层后的结构示意图。示例性的，可以采用刻蚀的方式去除牺牲层。本发明实施例中去除牺牲层的工艺过程和常规半导体器件的制作方法中的去除牺牲层的过程相同，本发明实施例不在赘述。
参照图11或图14。图11为本发明提供的一种设置了内侧墙，形成栅堆叠结构后的结构示意图，图14为本发明提供的一种未设置内侧墙，形成栅堆叠结构后的结构示意图。作为一种示例，参照图11，如果之前已经形成了内侧墙502，则在内侧墙502之内形成位于纳米线或片40外周的栅堆叠结构501。参照图14，如果之前未设置内侧墙502，则在纳米线或片40外周形成栅堆叠结构501。具体的，可以通过原子层沉积(Atomic layer deposition，缩写为ALD)等方式，依次在纳米线或片40的外周形成栅介质层和金属栅层。栅介质层的制作材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。金属栅的制作材料可以为 TiN、TaN或TiSiN等导电材料。
本发明实施例还提供了一种电子设备，该电子设备包括上述实施例提供的环栅半导体器件。该电子设备可以为终端设备或通信设备，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本发明实施例提供的电子设备的有益效果与上述实施例提供的环栅半导体器件的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (21)

1.一种环栅半导体器件，其特征在于，所述半导体器件包括：
衬底；
形成在所述衬底上的堆叠结构；所述堆叠结构包括源漏区以及与所述源漏区连接的至少一层纳米线或片；
所述半导体器件还包括形成在所述衬底和所述源漏区之间的隔离层；
所述隔离层采用选择性氧化处理形成。
2.根据权利要求1所述的环栅半导体器件，其特征在于，所述半导体器件还包括形成在所述衬底上的氧化辅助层；
所述至少一层纳米线或片形成在所述氧化辅助层的第一区域上；
和/或，所述隔离层形成在所述氧化辅助层的第二区域上。
3.根据权利要求2所述的环栅半导体器件，其特征在于，所述氧化辅助层为锗硅氧化辅助层；
所述锗硅氧化辅助层中锗元素的质量百分比为30％-100％。
4.根据权利要求3所述的环栅半导体器件，其特征在于，所述纳米线或片为硅纳米线或片或锗硅纳米线或片，所述锗硅纳米线或片中的锗元素的质量百分比大于0％，小于等于70％。
5.根据权利要求4所述的环栅半导体器件，其特征在于，所述锗硅氧化辅助层中锗元素的质量百分比与所述锗硅纳米线或片中的锗元素的质量百分比的差值大于30％。
6.根据权利要求3所述的环栅半导体器件，其特征在于，所述锗硅氧化辅助层中含有掺杂离子，所述掺杂离子的浓度为1×1017cm-3-5×1018cm-3。
7.根据权利要求2所述的环栅半导体器件，其特征在于，所述第一区域的厚度为10nm-100nm；所述第二区域的厚度为0nm-95nm。
8.根据权利要求1-7任一项所述的环栅半导体器件，其特征在于，所述隔离层为氧化硅隔离层、氧化锗硅隔离层或氧化锗隔离层中的一种或多种；
和/或，所述隔离层的厚度为5nm-50nm。
9.根据权利要求1-7任一项所述的环栅半导体器件，其特征在于，所述堆叠结构还包括栅堆叠结构和内侧墙；
所述栅堆叠结构形成在所述纳米线或片的外周，所述内侧墙形成在所述栅堆叠结构与源漏区之间；
或，所述半导体器件还包括栅堆叠结构；
所述栅堆叠结构形成在所述纳米线或片的外周。
10.根据权利要求9所述的环栅半导体器件，其特征在于，所述内侧墙为氮化硅内侧墙；
和/或，所述氮化硅内侧墙的宽度为5nm-15nm。
11.一种环栅半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：
提供衬底；
在所述衬底上形成堆叠结构，所述堆叠结构包括源漏区和与所述源漏区连接的至少一层纳米线或片；其中，所述源漏区和所述衬底之间还形成有隔离层；所述隔离层采用选择性氧化处理形成。
12.根据权利要求11所述的环栅半导体器件的制作，其特征在于，在所述提供衬底之后，在所述衬底上形成堆叠结构之前，所述半导体器件的制作方法还包括：
在所述衬底上形成氧化辅助材料层；其中，所述氧化辅助材料层为锗硅氧化辅助材料层；
所述在所述衬底上形成堆叠结构包括：
在所述氧化辅助材料层上交替形成堆叠材料层；
对所述衬底、所述氧化辅助材料层以及所述堆叠材料层进行处理，得到待氧化辅助层、纳米线或片和牺牲层；
对所述待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层和氧化辅助层；其中，所述纳米线或片和牺牲层形成在所述氧化辅助层的第一区域上，所述隔离层形成在所述氧化辅助层的第二区域上；
在所述隔离层上形成源漏区；
去除牺牲层，在所述纳米线或片的外周形成栅堆叠结构。
13.根据权利要求12所述的环栅半导体器件的制作方法，其特征在于，所述氧化辅助层为锗硅氧化辅助层；
所述锗硅氧化辅助层中锗元素的质量百分比为30％-100％。
14.根据权利要求12所述的环栅半导体器件的制作方法，其特征在于，所述对所述衬底、所述氧化辅助材料层以及所述堆叠材料层进行处理，得到待氧化辅助层、纳米线或片和牺牲层包括：
对所述衬底、所述氧化辅助材料层以及所述堆叠材料层进行第一图案化处理，得到鳍状结构；其中，所述鳍状结构包括对所述衬底进行第一图案化处理形成的鳍部，对所述成氧化辅助材料层进行第一图案化处理形成的待氧化辅助层，以及对所述堆叠材料层进行第一图案化处理形成的前纳米线或片和前牺牲层；
对所述前纳米线或片和前牺牲层进行第二图案化处理，得到纳米线或片和牺牲层。
15.根据权利要求12所述的环栅半导体器件的制作方法，其特征在于，当所述纳米线或片为硅纳米线或片，所述牺牲层为锗硅牺牲层，源漏区为锗硅叠层时；
所述对所述衬底、所述氧化辅助材料层以及所述堆叠材料层进行处理，得到待氧化辅助层、纳米线或片和牺牲层后，所述对所述待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层和氧化辅助层前，所述半导体的制备方法还包括：
在所述牺牲层的两侧形成内侧墙；
所述对所述待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层和氧化辅助层后，所述在所述隔离层上形成源漏区前，所述半导体器件的制备方法还包括：
对所述纳米线或片的侧壁以及所述内侧墙的侧壁上形成的氧化层进行去除。
16.根据权利要求12所述的环栅半导体器件的制作方法，其特征在于，当所述纳米线或片为锗硅纳米线或片时，所述牺牲层为硅牺牲层，所述源漏区为锗硅叠层时；
所述对所述待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层和氧化辅助层后，所述在所述隔离层上形成源漏区前，所述半导体器件的制备方法还包括：
对所述锗硅纳米线或片的侧壁以及所述硅牺牲层的侧壁上形成的氧化层进行去除。
17.根据权利要求12所述的环栅半导体器件的制作方法，其特征在于，当所述纳米线或片为硅纳米线或片时，所述牺牲层为锗硅牺牲层，所述源漏区为锗硅叠层，所述锗硅牺牲层中的锗质量百分比与所述锗硅叠层中的锗质量百分比差值的绝对值大于预设阈值时；其中，所述预设阈值为30％；
所述对所述待氧化辅助层的预设区域进行选择性氧化处理，得到隔离层和氧化辅助层后，所述在所述隔离层上形成源漏区前，所述半导体器件的制备方法还包括：
对所述锗硅牺牲层的侧壁以及所述硅纳米线或片的侧壁上形成的氧化层进行去除。
18.根据权利要求11-17任一项所述的环栅半导体器件的制作方法，其特征在于，所述选择性氧化处理的氧化气氛为氧气、氮气或者是含有臭氧的气氛；
和/或，所述隔离层为氧化硅隔离层、氧化锗硅隔离层或氧化锗隔离层中的一种。
19.根据权利要求11-17任一项所述的环栅半导体器件的制作方法，其特征在于，所述选择性氧化处理采用炉管氧化方式，所述炉管氧化方式的温度为500℃-850℃，时间为10min-60min；
或，所述选择性氧化处理采用快速热处理，所述快速热处理的温度为600℃-850℃，所述快速处理包括1-10个周期，每个处理周期的处理时间为30s-60s。
20.一种电子设备，其特征在于，包括如权利要求1至10中任一项所述的环栅半导体器件。
21.根据权利要求20所述的电子设备，其特征在于，包括通信设备或终端设备。
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