CN111916448B - 一种半导体器件及其制造方法、电子设备 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，用于在无损伤半导体器件内部结构的前提下形成阻挡层，抑制寄生沟道漏电，提高半导体器件的性能。所述半导体器件包括：衬底、堆叠结构、扩散掺杂叠层和栅堆叠结构。堆叠结构包括阻挡层和有源层。有源层包括源区、漏区和沟道区。沟道区分别与源区和漏区接触。扩散掺杂叠层形成在衬底上。扩散掺杂叠层至少环绕在阻挡层的外侧壁。扩散掺杂叠层用于向阻挡层扩散杂质。扩散至阻挡层内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反。栅堆叠结构形成在沟道区外周。所述半导体器件的制造方法用于制造上述技术方案所提的半导体器件。本发明提供的半导体器件应用于电子设备中。

Description

一种半导体器件及其制造方法、电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法、电子设备。
背景技术
为抑制寄生沟道漏电，在制造硅基半导体器件的过程中，一般会在形成鳍状结构和浅槽隔离后，对鳍状结构进行防穿通注入处理，在鳍状结构的底部形成穿通阻挡层。并通过高温退火工艺修复因防穿通注入处理对鳍状结构造成的非晶化等损伤。
但是，在高温工艺下，至少由锗硅或锗材料制造形成的鳍状结构内的锗原子会发生扩散，使得材料特性变差。因此无法通过高温退火工艺修复因防穿通注入处理对上述鳍状结构造成的非晶化等损伤，最终导致具有上述鳍状结构的半导体器件性能较差。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法、电子设备，用于在无损伤半导体器件内部结构的前提下形成阻挡层，抑制寄生沟道漏电，提高半导体器件的性能。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
衬底；
形成在衬底上的堆叠结构，堆叠结构包括阻挡层、以及位于阻挡层上的有源层；有源层包括源区、漏区、以及形成在源区和漏区之间的沟道区，沟道区分别与源区和漏区接触；
形成在衬底上的扩散掺杂叠层，扩散掺杂叠层至少环绕在阻挡层的外侧壁；扩散掺杂叠层用于向阻挡层扩散杂质，扩散至阻挡层内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反；
以及形成在沟道区外周的栅堆叠结构。
与现有技术相比，本发明提供的半导体器件中，在堆叠结构的底部形成有阻挡层。源区、漏区和沟道区均形成在阻挡层上。同时，在衬底上形成有至少环绕在阻挡层外周的扩散掺杂叠层，扩散掺杂叠层内掺杂有与源区和漏区内杂质的掺杂类型相反的杂质。并且，扩散掺杂叠层可以用于向阻挡层扩散杂质。也就是说，在制造上述半导体器件的过程中，可以通过扩散掺杂叠层向形成在衬底上的鳍状结构的底部扩散杂质，形成阻挡层。基于此，阻挡层内掺杂有与源区和漏区内杂质的掺杂类型相反的杂质，从而可以隔离漏电流，抑制寄生沟道漏电。在上述情况下，形成阻挡层的过程中，并未采用离子注入的方式形成上述阻挡层，从而可以防止鳍状结构损伤，提高半导体器件的性能。
本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
提供一衬底；
在衬底上形成扩散掺杂叠层和堆叠结构；堆叠结构包括阻挡层、以及位于阻挡层上的有源层；有源层包括源区、漏区、以及形成在源区和漏区之间的沟道区，沟道区分别与源区和漏区接触；扩散掺杂叠层至少环绕在阻挡层的外侧壁；扩散掺杂叠层用于向阻挡层扩散杂质，扩散至阻挡层内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反；
在沟道区的外周形成栅堆叠结构。
与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
本发明还提供了一种电子设备，该电子设备包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例中形成应变缓冲材料层后结构示意图；
图2a至图2d为本发明实施例中形成半导体材料层后结构示意图；
图3a至图3d为本发明实施例中形成鳍状结构后结构示意图；
图4a至图4d为本发明实施例中形成扩散掺杂材料叠层后结构示意图；
图5a至图5d为本发明实施例中形成扩散掺杂叠层和浅槽隔离后结构示意图；
图6a至图6d为本发明实施例中形成保护层后结构示意图；
图7a至图7d为本发明实施例中形成阻挡层后结构示意图；
图8a至图8d为本发明实施例中去除保护层，并形成牺牲栅后结构示意图；
图9a至图9d为本发明实施例中形成栅堆叠结构后结构示意图；
图10为本发明实施例提供的半导体器件的制造方法流程图。
附图标记：
1为衬底，2为应变缓冲材料层，21为应变缓冲层，3为半导体材料层，31为叠层材料层，311为牺牲材料层，312为沟道材料层，4为掩膜图形，5为鳍状结构，6为鳍部，61为叠层，611为牺牲层，612为沟道层，7为扩散掺杂材料叠层，71为扩散掺杂叠层，8为浅槽隔离，9为保护层，10为阻挡层，11为牺牲栅，12为沟道区，121为纳米线或片，13为栅堆叠结构，131为栅介质层，132为栅极。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
对于半导体器件来说，寄生沟道的漏电问题一直是其性能提高的瓶颈之一。现有技术中为解决寄生沟道漏电问题，一般会在形成鳍状结构和浅槽隔离后，对鳍状结构进行防穿通注入处理，以在鳍状结构的底部形成穿通阻挡层。半导体器件中的源区、漏区以及未来沟道等结构形成在穿通阻挡层上，因穿通阻挡层内注入有高浓度且与源区、漏区中杂质类型相反的杂质，故可以通过反向偏置的PN结来隔离漏电流，从而抑制寄生沟道漏电。具体的，在鳍状结构内形成穿通阻挡层的过程中，易因离子注入而导致鳍状结构内出现非晶化等损伤。对于硅基半导体器件来说，可以通过高温退火工艺修复上述损伤，确保半导体器件具有良好的工作性能。
或者，可以在制造形成的鳍状结构上淀积硼硅玻璃层或磷硅玻璃层后，进行高温快速退火处理可以对硅基鳍状结构进行均匀且无损伤的掺杂。
但是，在高温工艺下，至少由锗硅或锗材料制造形成的鳍状结构内锗原子会发生扩散，使得材料特性变差。因此无法通过高温退火工艺修复因防穿通注入处理对上述鳍状结构造成的非晶化等损伤。并且，在高温工艺下硼硅玻璃层和磷硅玻璃层中的氧原子非常容易与上述鳍状结构内的锗原子反应，最终导致具有上述鳍状结构的半导体器件性能较差。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法、电子设备。其中，在制造本发明实施例提供的半导体器件过程中，在堆叠结构的底部，形成有环绕在其外周的扩散掺杂叠层。同时，在堆叠结构暴露在扩散掺杂叠层外的部分覆盖有保护层。基于此，通过退火处理，可以使得扩散掺杂叠层向堆叠结构的底部扩散与源区和漏区内杂质的掺杂类型相反的杂质，形成阻挡层。由上述内容可知，在形成上述阻挡层的过程中，不会因离子注入而导致堆叠结构出现损伤，从而可以提高半导体器件的性能。
本发明实施例提供了一种半导体器件，该半导体器件可以为鳍式场效应晶体管(Fin Field-Effect Transistor，缩写为FinFET)器件、堆叠纳米线或片环栅器件。按照半导体器件的导通特性来说，上述半导体器件可以为：NMOS器件、PMOS器件或CMOS器件。
参见图9a至图9d，该半导体器件至少包括：衬底1、堆叠结构(图中未示出)、扩散掺杂叠层71和栅堆叠结构13。上述衬底1可以为硅衬底、锗硅衬底等半导体衬底。在一些情况下，上述衬底1上形成有用于限定各有源区的浅槽隔离8。至于浅槽隔离8所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
上述堆叠结构形成在衬底1上。堆叠结构包括阻挡层10、以及位于阻挡层10上的有源层(图中未示出)。有源层包括源区(图中未示出)、漏区(图中未示出)、以及形成在源区和漏区之间的沟道区12。沟道区12分别与源区和漏区接触。
其中，上述阻挡层10所含有的材料可以为Si、SiGe等半导体材料。上述阻挡层10的层厚可以根据实际应用场景设置，此处不作具体限定。
对于上述源区和漏区来说，源区和漏区所含有的材料可以为SiGe、Ge等半导体材料。并且，当半导体器件为NMOS器件时，源区和漏区内掺杂有适当浓度的N型杂质。例如：当半导体器件为NMOS器件时，源区和漏区内可以掺杂有适当浓度的磷。而当半导体器件为PMOS器件时，源区和漏区内掺杂有适当浓度的P型杂质。例如：当半导体器件为PMOS器件时，源区和漏区内可以掺杂有适当浓度的硼。当半导体器件为CMOS器件时，可以参考上面所述的NMOS器件和PMOS器件中源区和漏区的掺杂情况进行设置。
对于上述沟道区12来说，沟道区12所含有的材料可以为Si1-xGex，0＜x≤1。具体的，沟道区12中Ge的浓度可以根据实际应用场景设置，此处不做具体限定。并且，当半导体器件为FinFET器件时，沟道区12的底部与阻挡层10接触。上述栅堆叠结构13仅与沟道区12底部之外的表面接触。而当半导体器件为堆叠纳米线或片环栅器件时，沟道区12可以包括至少一层纳米线或片121。具体的，上述沟道区12所包括的纳米线或片121的层数可以根据实际情况设置，此处不作具体限定。当沟道区12仅包括一层纳米线或片121时，该纳米线或片121与阻挡层10之间具有空隙。当沟道区12包括多层纳米线或片121时，位于最下方的纳米线或片121与阻挡层10之间具有空隙。并且，各纳米线或片121之间也具有空隙。栅堆叠结构13可以通过上述空隙环绕在纳米线或片121的外周。
参见图9a至图9d，上述扩散掺杂叠层71形成在衬底1上。扩散掺杂叠层71至少环绕在阻挡层10的外侧壁。扩散掺杂叠层71用于向阻挡层10扩散杂质。扩散至阻挡层10内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反。
具体来说，上述扩散掺杂叠层71所包括的具体层数、其具体结构、以及扩散掺杂叠层71的层厚可以根据实际情况设置。示例性的，上述扩散掺杂叠层71可以仅形成在阻挡层10的外周。或者，参见图9a至图9d，上述扩散掺杂叠层71既形成在阻挡层10的外周，又覆盖在衬底1上。例如：上述扩散掺杂叠层71可以包括水平部和竖直部。水平部形成在衬底1上，竖直部环绕在阻挡层10的外侧壁。扩散掺杂叠层71的层厚可以大于1nm、且小于10nm。
上述扩散掺杂叠层71所含有的材料、以及其内杂质的掺杂浓度此处不做限定，只要能够保证扩散掺杂叠层71可以向阻挡层10扩散杂质，并且保证阻挡层10可以抑制寄生沟道漏电即可。上述扩散掺杂叠层71内掺杂的杂质类型可以根据半导体器件的导通特性进行选择。具体的，当上述半导体器件为NMOS器件，上述扩散掺杂叠层71内掺杂有适当浓度的P型杂质。例如：上述P型杂质可以为硼。而当半导体器件为PMOS器件时，扩散掺杂叠层71内掺杂有适当浓度的N型杂质。例如：上述N型杂质可以为磷。当半导体器件为CMOS器件时，可以参考上面所述的NMOS器件和PMOS器件中扩散掺杂叠层71的掺杂情况进行设置。当然，也可以根据实际情况进行设置。
需要说明的是，参见图9a至图9d，上述浅槽隔离8形成在衬底1未对应形成有堆叠结构的部分上。并且，扩散掺杂叠层71位于阻挡层10与浅槽隔离8之间。此外，虽然图9a至图9d中只示出了扩散掺杂叠层71可以用于向阻挡层10扩散杂质，但是在实际制造上述半导体器件的过程中，扩散掺杂叠层71还可以向衬底1扩散杂质。
参见图9a至图9d，上述栅堆叠结构13形成在沟道区12的外周。具体的，上述栅堆叠结构13可以包括形成在沟道区12外周的栅介质层131和栅极132。其中，栅介质层131所含有的材料可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的材料。栅极132所含有的材料可以为TiN、TaN或TiSiN等导电材料。
由上述内容可知，扩散掺杂叠层71内掺杂有与源区和漏区内杂质的掺杂类型相反的杂质。并且，扩散掺杂叠层71可以用于向阻挡层10扩散杂质。也就是说，在制造上述半导体器件的过程中，可以通过扩散掺杂叠层71向形成在衬底1上的鳍状结构5的底部扩散杂质，形成阻挡层10。基于此，阻挡层10内掺杂有与源区和漏区内杂质的掺杂类型相反的杂质，从而可以隔离漏电流，抑制寄生沟道漏电。在上述情况下，形成阻挡层10的过程中，并未采用离子注入的方式形成上述阻挡层10，从而可以防止鳍状结构5损伤，提高半导体器件的性能。
在一种可能的实现方式中，上述扩散掺杂叠层71可以包括依次层叠设在衬底1上的扩散掺杂层(图中未示出)、第一扩散阻挡层(图中未示出)和第二扩散阻挡层(图中未示出)。
具体来说，上述扩散掺杂层的层厚可以根据实际应用场景设置，此处不做具体限定。示例性的，上述扩散掺杂层的层厚可以为1nm～5nm。上述扩散掺杂叠层71所包括的扩散掺杂层的层数可以为一层，也可以为多层。
此外，在制造上述半导体器件的过程中，上述扩散掺杂层用于向阻挡层10扩散杂质。扩散掺杂层内掺杂有与源区和漏区内杂质的掺杂类型相反的杂质。示例性的，在一种示例中，当半导体器件为NMOS器件时，上述扩散掺杂层可以为硼硅玻璃层。硼硅玻璃层内硼的掺杂浓度会影响阻挡层10内杂质的掺杂浓度，进一步影响阻挡层10抑制寄生沟道漏电的效果，故硼硅玻璃层内硼的掺杂浓度可以参考源区、漏区内杂质的掺杂浓度进行设置。
在另一种示例中，当半导体器件为PMOS器件，扩散掺杂层可以为磷硅玻璃层。同理，磷硅玻璃层内磷的掺杂浓度也会影响阻挡层10内杂质的掺杂浓度，进而影响阻挡层10抑制寄生沟道漏电的效果，故磷硅玻璃层内磷的掺杂浓度可以参考源区、漏区内杂质的掺杂浓度进行设置。
在又一种示例中，当半导体器件为CMOS器件时，上述衬底1包括N阱区和P阱区。上述半导体器件可以包括第一扩散掺杂叠层(图中未示出)和第二扩散掺杂叠层(图中未示出)。第一扩散掺杂叠层至少形成在位于P阱区上的阻挡层10的外周。第一扩散掺杂叠层包括硼硅玻璃层、以及第一扩散阻挡层和/或第二扩散阻挡层。第二扩散掺杂叠层形成在第一扩散掺杂叠层上，以及至少形成在位于N阱区上的阻挡层10的外周。第二扩散掺杂叠层至少包括磷硅玻璃层。具体的，上述第一扩散掺杂叠层可以仅包括硼硅玻璃层和第一扩散阻挡层。或者，第一扩散掺杂叠层可以仅包括硼硅玻璃层和第二扩散阻挡层。再者，第一扩散掺杂叠层可以包括硼硅玻璃层、第一扩散阻挡层和第二扩散阻挡层。第一扩散阻挡层和/或第二扩散阻挡层的存在可以防止磷硅玻璃层内的磷扩散至第一扩散掺杂叠层和位于P阱区上的阻挡层10内。
或者，在再一种示例中，半导体器件为CMOS器件，上述衬底1包括N阱区和P阱区。并且，在上述半导体器件包括第一扩散掺杂叠层和第二扩散掺杂叠层的情况下，第一扩散掺杂叠层至少形成在位于N阱区上的阻挡层10的外周。第一扩散掺杂叠层包括磷硅玻璃层、以及第一扩散阻挡层和/或第二扩散阻挡层。第二扩散掺杂叠层形成在第一扩散掺杂叠层上、以及至少形成在位于P阱区上的阻挡层10的外周。第二扩散掺杂叠层至少包括硼硅玻璃层。第一扩散阻挡层和/或第二扩散阻挡层的存在可以防止硼硅玻璃层内的硼扩散至第一扩散掺杂叠层和位于N阱区上的阻挡层10内。
上述第一扩散阻挡层所含有的材料可以为SiO2。示例性的，第一扩散阻挡层的层厚可以为0nm～9nm。上述第二扩散阻挡层所含有的材料可以为SiN。示例性的，第二扩散阻挡层的层厚可以为0nm～9nm。
在一种可选的方式中，参见图9b和图9d，上述半导体器件还可以包括覆盖在衬底1上的应变缓冲层21。应变缓冲层21位于衬底1与阻挡层10之间。
具体来说，在制造半导体器件的过程中，为给后续形成的沟道区12提供应力，可以在提供衬底1后，并在进行后续操作前，在衬底1上形成应变缓冲材料层2。在应变缓冲材料层2的层厚相对较厚的情况下，在形成鳍状结构5后，鳍状结构5的底部包括刻蚀应变缓冲材料层2形成的鳍部6。并且，在鳍状结构5与衬底1之间还保留有部分厚度未被刻蚀的应变缓冲材料层2。剩余未被刻蚀的应变缓冲材料层2对应形成上述应变缓冲层21。应变缓冲层21所含有的材料可以为Si1-yGey，0＜y≤1。应变缓冲层21的厚度此处不作具体限定，只要可以为沟道区12提供应力即可。
参见图10，本发明实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法可以用于制造FinFET器件、堆叠纳米线或片环栅器件。按照半导体器件的导通特性来说，上述半导体器件的制造方法可以用于制造NMOS器件、PMOS器件或CMOS器件。
下文将根据图1至图9d示出的操作的剖视图，对本发明实施例提供的半导体器件的制造方法进行描述。
首先，提供一衬底1。至于衬底1的选择可以参考前文，此处不做赘述。
参见图1，可以在衬底1上，形成覆盖衬底1的应变缓冲材料层2。应变缓冲材料层2的存在，可以为后续形成的沟道区12提供应力。应理解，也可以不在衬底1上形成应变缓冲材料层2。
示例性的，可以通过化学气相沉积等方式，在衬底1上形成上述应变缓冲材料层2。上述应变缓冲材料层2所含有的材料可以为Si1-yGey，0＜y≤1。上述应变缓冲材料层2的厚度可以根据实际应用场景设置，此处不作具体限定。示例性的，应变缓冲材料层2的层厚可以为0.5μm～3μm。
参见图2a至图2d，在衬底1的上方形成半导体材料层3。
具体来说，在一种示例中，参见图2a，当制造的半导体器件为FinFET器件时，可以采用化学气相沉积等方式直接在衬底1上形成半导体材料层3。上述半导体材料层3所含有的材料决定了后续沟道区12所含有的材料，故可以根据沟道区12所含有的材料进行设置。示例性的，半导体材料层3可以为Si1-xGex，0＜x≤1。
在另一种示例中，参见图2b，当制造的半导体器件为FinFET器件，并且已经在衬底1上形成了应变缓冲材料层2时，可以采用上述方式，在应变缓冲材料层2上形成上述半导体材料层3。
在又一种示例中，参见图2c，当制造的半导体器件为堆叠纳米线或片环栅器件时，可以采用上述方式直接在衬底1上形成半导体材料层3。上述半导体材料层3包括至少一层叠层材料层31。每层叠层材料层31均包括牺牲材料层311、以及位于牺牲材料层311上的沟道材料层312。其中，为便于获得纳米线或片121，沟道材料层312所含有的材料需要与牺牲材料层311所含有的材料之间具有一定的刻蚀选择比。示例性的，上述沟道材料层312所含有的材料可以为Si1-xGex，0＜x≤1。上述牺牲材料层311所含有的材料可以为Si1-zGez，0≤z≤0.8。并且，牺牲材料层311内Ge的含量至少低于沟道材料层312内Ge含量的20％。
在再一种示例中，参见图2d，当制造的半导体器件为堆叠纳米线或片环栅器件，并且已经在衬底1上形成了应变缓冲材料层2时，可以采用上述方式，在应变缓冲材料层2上形成上述半导体材料层3。
参见图3a至图3d，在衬底1上形成沿第一方向延伸的鳍状结构5。鳍状结构5的相关参数(高度、宽度等)可以参考沟道区12的相关参数进行设置。第一方向可以为平行于衬底1表面的任一方向。
具体来说，在一种示例中，参见图3a和图3c，在衬底1上仅形成有半导体材料层3，而未形成有应变缓冲材料层2时，可以在半导体材料层3上形成掩膜图形4。掩膜图形4覆盖半导体材料层3的区域为需要形成鳍状结构5的区域。之后，在掩膜图形4的作用下，可以采用干法刻蚀等方式，自上而下对半导体材料层3和衬底1进行刻蚀，形成上述鳍状结构5。其中，掩膜图形4可以是仅由SiN材料制造形成的掩膜图形，或者掩膜图形4也可以是由SiO2和SiN叠层构成的掩膜图形。当然，掩膜图形4所含有的材料、以及其具体结构还可以根据实际情况进行设置。此外，对衬底1刻蚀的深度可以根据实际情况设置。
在另一种示例中，参见图3b和图3d，在衬底1上依次形成有应变缓冲材料层2和半导体材料层3时，可以采用上述方式，至少对半导体材料层3和应变缓冲材料层2进行刻蚀，形成鳍状结构5。
需要说明的是，当应变缓冲材料层2的厚度相对较薄时，在形成上述鳍状结构5的过程中，自上而下刻蚀半导体材料层3和应变缓冲材料层2后，还需要刻蚀部分厚度的衬底1。当应变缓冲材料层2的厚度相对适中时，在形成上述鳍状结构5的过程中，自上而下刻蚀半导体材料层3和应变缓冲材料层2后，就可以获得满足高度要求的鳍状结构5。此时，衬底1上没有未被刻蚀的应变缓冲材料层2，并且衬底1未被刻蚀。当应变缓冲材料层2的厚度相对较厚时，在形成上述鳍状结构5的过程中，自上而下刻蚀半导体材料层3和应变缓冲材料层2，获得鳍状结构5后，在衬底1上仍存在部分未被刻蚀的应变缓冲材料层2。应变缓冲材料层2未被刻蚀的部分对应形成应变缓冲层21。
参见图4a至图4d，可以在衬底1上，形成覆盖衬底1、鳍状结构5和掩膜图形4的扩散掺杂材料叠层7。具体的，扩散掺杂材料叠层7内杂质的类型、杂质的浓度、扩散掺杂材料叠层7的具体结构、以及其层厚等可以参考前文所述的扩散掺杂叠层71的相应信息进行设置。示例性的，扩散掺杂材料叠层7包括依次形成的扩散掺杂材料层、第一扩散阻挡材料层和第二扩散阻挡材料层。
具体来说，在一种示例中，参见图4a和图4c，在衬底1上未形成有应变缓冲材料层2；或者在形成鳍状结构5后，衬底1上不存在未被刻蚀的应变缓冲材料层2的情况下，可以采用PEALD(等离子体增强原子层沉积)方式，形成覆盖衬底1、鳍状结构5和掩膜图形4的扩散掺杂材料层。之后，再采用PEALD方式或LPCVD(低压力化学气相沉积)方式依次在扩散掺杂材料层上形成第一扩散阻挡材料层和第二扩散阻挡材料层。
在另一种示例中，参见图4b和图4d，在衬底1上形成有应变缓冲材料层2。并且，在形成鳍状结构5后，衬底1上仍然存在有未被刻蚀的应变缓冲材料层2的情况下，可以采用上述方式形成覆盖应变缓冲层21、鳍状结构5和掩膜图形4的扩散掺杂材料叠层7。
需要说明的是，当第一扩散阻挡材料层或第二扩散阻挡材料层的层厚为0nm时，则无需形成上述第一扩散阻挡材料层或第二扩散阻挡材料层。此外，如前文所述的扩散掺杂叠层71可以仅环绕在鳍状结构5的底部。在上述情况下，可以在形成扩散掺杂材料叠层7前，并在进行下一操作前，可以将位于衬底1或应变缓冲层21上的扩散掺杂材料叠层7去除，仅保留围绕在鳍状结构5外周的扩散掺杂材料叠层7。若如前文所述的扩散掺杂叠层71既环绕在鳍状结构5的底部，又形成在衬底1上，则形成扩散掺杂材料叠层7后可以直接进行后续操作。
再者，当制造的半导体器件为CMOS器件时，上述衬底1包括N阱区和P阱区。可以在形成鳍状结构5后，采用上述方式，在P阱区和N阱区上形成第一扩散掺杂材料叠层。第一扩散掺杂材料叠层内掺杂有P型杂质。之后，选择性去除位于N阱区上的第一扩散掺杂材料叠层。接着在剩余第一扩散掺杂材料叠层和N阱区上再形成第二扩散掺杂材料叠层。第二扩散掺杂叠层内掺杂有N型杂质。具体的，上述第一扩散掺杂材料叠层和第二扩散掺杂材料叠层的具体结构等信息可以参考前文所述的第一扩散掺杂叠层和第二扩散掺杂叠层的具体结构等信息进行设置，此处不做赘述。
或者，当制造的半导体器件为CMOS器件，上述衬底1包括N阱区和P阱区时，还可以在形成鳍状结构5后，采用上述方式，在P阱区和N阱区上形成第一扩散掺杂材料叠层。第一扩散掺杂材料叠层内掺杂有N型杂质。之后，选择性去除位于P阱区上的第一扩散掺杂材料叠层。接着在剩余第一扩散掺杂材料叠层和P阱区上再形成第二扩散掺杂材料叠层。第二扩散掺杂叠层内掺杂有P型杂质。
参见图5a至图5d，在相邻鳍状结构5之间形成浅槽隔离8和扩散掺杂叠层71，并去除掩膜图形4。
示例性的，可以在形成了上述扩散掺杂材料叠层7后，在扩散掺杂材料叠层7上淀积隔离材料。接着可以对隔离材料进行平坦化处理，以确保后续进行回刻处理时，各区域内的隔离材料的回刻深度相同。之后，对隔离材料、与扩散掺杂材料叠层7进行回刻处理，并去除掩膜图形4。其中，回刻处理后，剩余的隔离材料形成浅槽隔离8。剩余扩散掺杂材料叠层7形成扩散掺杂叠层71。并且，暴露在扩散掺杂叠层71外的鳍状结构5形成鳍部6。鳍部6具有源区形成区、漏区形成区、以及位于源区形成区和漏区形成区之间的沟道形成区。具体的，回刻的深度可以根据实际情况设置，此处不作具体限定。例如：回刻处理后浅槽隔离8的顶部高度和扩散掺杂材料叠层7的顶部高度不高于鳍部6底部的高度。
参见图6a至图6d，在衬底1的上方，形成覆盖浅槽隔离8、扩散掺杂叠层71、以及鳍部6的保护层9。保护层9的存在可以提高鳍部6在后续退火处理过程中的热稳定性。
示例性的，可以采用LPCVD等方式，在已形成的结构上覆盖一层保护层9。保护层9所含有的材料可以为SiN等满足工作要求的材料。保护层9的层厚可是根据实际应用场景设置。例如：保护层9的层厚可以为10nm～20nm。
参见图7a至图7d，进行退火处理，使得扩散掺杂叠层71内的至少部分杂质扩散到位于鳍部6下方的鳍状结构5内，获得阻挡层10。扩散至阻挡层10内的杂质的掺杂类型与源区和漏区内杂质的掺杂类型相反。此外，虽然图7a至图9d中只示出了扩散掺杂叠层71可以向阻挡层10扩散杂质，但是在实际制造上述半导体器件的过程中，扩散掺杂叠层71还可以向衬底1和/或应变缓冲层21扩散杂质。
示例性的，可以采用快速退火处理方式或尖峰退火处理方式进行退火。具体的，当采用快速退火处理方式进行退火时，退火的温度可以为750℃～1150℃；退火时间为1s～30s。当采用尖峰退火处理方式进行退火时，退火的温度可以为1000℃～1050℃。此外，采用上述两种方式进行退火处理时，可以根据实际情况设置退火的次数，例如：可以进行1～5次退火。
值得注意的是，由上述内容可知，上述扩散掺杂材料叠层7内掺杂有与后续形成的源区和漏区内杂质的掺杂类型相反的杂质。并且，扩散掺杂叠层71是扩散掺杂材料叠层7回刻处理后获得的，故在扩散掺杂叠层71内也存在有与源区和漏区内杂质的掺杂类型相反的杂质。而在退火处理过程中，扩散掺杂叠层71内的至少部分杂质扩散到位于鳍部6下方的鳍状结构5内，获得阻挡层10。阻挡层10所在的区域对应鳍状结构5中位于源区和漏区下方的部分、以及寄生沟道所在的区域。因此，阻挡层10可以隔离漏电流，抑制寄生沟道漏电。并且，形成阻挡层10的过程中，并未采用离子注入的方式形成上述阻挡层10，从而可以防止鳍状结构5损伤，提高半导体器件的性能。
参见图8a至图8d，去除保护层9，并在鳍部6的外周形成沿第二方向延伸的牺牲栅11。
示例性的，可以采用干法刻蚀或湿法刻蚀方式，选择性去除上述保护层9，暴露出鳍部6。之后，可以在已形成的结构上沉积用于形成牺牲栅11的栅极材料。接着对栅极材料进行刻蚀，仅保留鳍部6位于沟道形成区外周的栅极材料，获得沿第二方向延伸的牺牲栅11。其中，第二方向与第一方向不同。例如：第二方向与第一方向正交。具体的，上述牺牲栅11所含有的材料可以为非晶硅、多晶硅等易于去除的材料。
此外，在形成牺牲栅11后，可以在牺牲栅11的两侧形成侧墙。侧墙所含有的材料可以为SiN、SiO2等绝缘材料。
接着在源区形成区形成源区，并在漏区形成区形成漏区。具体的，可以在形成牺牲栅11和侧墙后，去除鳍部6位于源区形成区和漏区形成区的部分，之后，在源区形成区和漏区形成区内分别外延生长获得源区和漏区。当然，除了上述形成方式外，也可以采用其他满足要求的方式形成源区和漏区。
之后，在沟道形成区内获得沟道区12。
具体来说，在一种示例中，当半导体器件为FinFET器件时，可以去除牺牲栅11，暴露出被牺牲栅11覆盖的鳍部6，从而获得沟道区12。
在另一种示例中，在半导体器件为堆叠纳米线或片环栅器件的情况下，在获得鳍部6后，上述鳍部6包括层叠设在衬底1上的至少一层叠层61。每层叠层61包括牺牲层611、以及位于牺牲层611上的沟道层612。其中，牺牲层611是刻蚀牺牲材料层311后形成的。沟道层612是刻蚀沟道材料层312获得的。具体的，在形成源区和漏区，并在去除牺牲栅11后，还需要选择性去除位于沟道形成区内的牺牲层611，使得位于沟道形成区内的沟道层612形成纳米线或片121。至少一层纳米线或片121构成沟道区12。
参见图9a至图9d，在沟道区12的外周形成栅堆叠结构13。
具体来说，在一种示例中，参见图9a和图9b，当半导体器件为FinFET器件时，可以采用原子层沉积等方式，在沟道区12的外周形成栅堆叠结构13。栅堆叠结构13仅与沟道区12除底部之外的表面接触。
在另一种示例中，参见图9c至图9d，当半导体器件为堆叠纳米线或片环栅器件时，栅堆叠结构13可以采用上述形成方式，并通过去除上述牺牲层611后获得的空隙环绕在纳米线或片121的外周。
本发明实施例还提供了一种电子设备，该电子设备包括上述实施例提供的半导体器件。该电子设备可以为终端设备或通信设备，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本发明实施例提供的电子设备的有益效果与上述实施例提供的半导体器件的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (14)

1.一种半导体器件，其特征在于，包括：衬底；
形成在所述衬底上的堆叠结构，所述堆叠结构包括阻挡层、以及位于所述阻挡层上的有源层；所述有源层包括源区、漏区、以及形成在所述源区和所述漏区之间的沟道区，所述沟道区分别与所述源区和所述漏区接触；
形成在所述衬底上的扩散掺杂叠层，所述扩散掺杂叠层至少环绕在所述阻挡层的外侧壁；所述扩散掺杂叠层用于向所述阻挡层扩散杂质，扩散至所述阻挡层内的杂质的掺杂类型与所述源区和所述漏区内杂质的掺杂类型相反；所述扩散掺杂叠层包括依次层叠设在所述衬底上的扩散掺杂层、第一扩散阻挡层和第二扩散阻挡层；
以及形成在所述沟道区外周的栅堆叠结构。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟道区所含有的材料为Si1- xGex，0＜x≤1；和/或，
所述半导体器件还包括形成在所述衬底上方的浅槽隔离，所述浅槽隔离位于相邻两个所述堆叠结构之间，所述扩散掺杂叠层位于所述浅槽隔离和所述阻挡层之间。
3.根据权利要求1所述的半导体器件，其特征在于，当半导体器件为NMOS器件，所述扩散掺杂层为硼硅玻璃层；当所述半导体器件为PMOS器件，所述扩散掺杂层为磷硅玻璃层；和/或，
所述第一扩散阻挡层所含有的材料为SiO2；和/或，
所述第二扩散阻挡层所含有的材料为SiN。
4.根据权利要求1所述的半导体器件，其特征在于，当所述半导体器件为CMOS器件，所述衬底包括N阱区和P阱区；所述半导体器件包括第一扩散掺杂叠层和第二扩散掺杂叠层；
所述第一扩散掺杂叠层至少形成在位于所述P阱区上的所述阻挡层的外周，所述第一扩散掺杂叠层包括硼硅玻璃层、以及所述第一扩散阻挡层和/或所述第二扩散阻挡层；所述第二扩散掺杂叠层形成在所述第一扩散掺杂叠层上、以及至少形成在位于所述N阱区上的所述阻挡层的外周，所述第二扩散掺杂叠层至少包括磷硅玻璃层；或，
所述第一扩散掺杂叠层至少形成在位于N阱区上的所述阻挡层的外周，所述第一扩散掺杂叠层包括磷硅玻璃层、以及所述第一扩散阻挡层和/或所述第二扩散阻挡层；所述第二扩散掺杂叠层形成在所述第一扩散掺杂叠层上、以及至少形成在位于P阱区上的所述阻挡层的外周，所述第二扩散掺杂叠层至少包括硼硅玻璃层。
5.根据权利要求1所述的半导体器件，其特征在于，所述扩散掺杂叠层的层厚大于1nm、且小于10nm，所述扩散掺杂层的层厚为1nm~5nm，所述第一扩散阻挡层的层厚为0nm~9nm，所述第二扩散阻挡层的层厚为0nm~9nm。
6.根据权利要求1或2所述的半导体器件，其特征在于，所述扩散掺杂叠层包括水平部和竖直部，所述水平部形成在所述衬底上，所述竖直部环绕在所述阻挡层的外侧壁。
7.根据权利要求1或2所述的半导体器件，其特征在于，所述半导体器件还包括覆盖在所述衬底上的应变缓冲层，所述应变缓冲层位于所述衬底与所述阻挡层之间。
8.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成扩散掺杂叠层和堆叠结构；所述堆叠结构包括阻挡层、以及位于所述阻挡层上的有源层；所述有源层包括源区、漏区、以及形成在所述源区和所述漏区之间的沟道区，所述沟道区分别与所述源区和所述漏区接触；所述扩散掺杂叠层至少环绕在所述阻挡层的外侧壁；所述扩散掺杂叠层用于向所述阻挡层扩散杂质，扩散至所述阻挡层内的杂质的掺杂类型与所述源区和所述漏区内杂质的掺杂类型相反；所述扩散掺杂叠层包括依次层叠设在所述衬底上的扩散掺杂层、第一扩散阻挡层和第二扩散阻挡层；
在所述沟道区的外周形成栅堆叠结构。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述在所述衬底上形成扩散掺杂叠层包括：
在所述衬底上形成沿第一方向延伸的鳍状结构；
在所述衬底上，形成覆盖所述衬底和所述鳍状结构的扩散掺杂材料叠层；
形成覆盖所述扩散掺杂材料叠层的隔离材料；
对所述隔离材料与所述扩散掺杂材料叠层进行回刻处理，使得剩余所述隔离材料形成浅槽隔离，剩余所述扩散掺杂材料叠层形成扩散掺杂叠层，暴露在所述扩散掺杂叠层外的所述鳍状结构形成鳍部，所述鳍部具有源区形成区、漏区形成区、以及位于所述源区形成区和所述漏区形成区之间的沟道形成区。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，所述提供一衬底后，所述在所述衬底上形成沿第一方向延伸的鳍状结构前，所述半导体器件的制造方法还包括：
在所述衬底上，形成覆盖所述衬底的应变缓冲材料层。
11.根据权利要求9或10所述的半导体器件的制造方法，其特征在于，在所述衬底上形成所述堆叠结构包括：
在所述衬底的上方，形成覆盖所述浅槽隔离、所述扩散掺杂叠层、以及所述鳍部的保护层；
进行退火处理，使得扩散掺杂叠层内的至少部分杂质扩散到位于所述鳍部下方的所述鳍状结构内，获得所述阻挡层；
去除所述保护层，并在所述鳍部的外周形成沿第二方向延伸的牺牲栅；所述第二方向不同于所述第一方向；
在所述源区形成区形成所述源区，在所述漏区形成区形成所述漏区；
在所述沟道形成区内获得所述沟道区。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，所述半导体器件为FinFET器件，所述在所述沟道形成区内获得所述沟道区包括：
去除所述牺牲栅，以暴露出位于所述源区和所述漏区之间的所述沟道区；
或，
所述半导体器件为堆叠纳米线或片环栅器件，所述鳍部包括层叠设在所述衬底上的至少一层叠层，每层所述叠层包括牺牲层、以及位于所述牺牲层上的沟道层；
所述在所述沟道形成区内获得所述沟道区包括：
去除所述牺牲栅；
去除位于所述沟道形成区内的所述牺牲层，使得位于所述沟道形成区内的所述沟道层形成纳米线或片；至少一层所述纳米线或片构成所述沟道区。
13.一种电子设备，其特征在于，所述电子设备包括如权利要求1至7中任一项所述的半导体器件。
14.根据权利要求13所述的电子设备，其特征在于，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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