CN115101477A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制造方法，属于半导体技术领域，且所述制造方法包括以下步骤：提供一衬底；在所述衬底上形成多晶硅层；在所述衬底中形成第一连接区，所述第一连接区与所述衬底表面具有预设距离；蚀刻所述多晶硅层，形成第一栅极和第二栅极，所述第一连接区位于所述第一栅极和所述第二栅极之间；形成第二连接区，所述第二连接区位于所述第一连接区上，且与所述衬底表面接触；以及形成掺杂区和第三连接区，所述掺杂区位于所述第一栅极和所述第二栅极两侧的衬底中，所述第三连接区位于所述第一连接区上，且连通所述第一栅极和所述第二栅极之间的掺杂区。通过本发明提供的一种半导体结构及其制造方法，可提高半导体结构的性能。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体集成电路的发展，需要在同一集成电路上形成多个半导体器件。为避免相邻的半导体器件之间的金属连接线过多，在相邻的半导体器件之间，可以设置与半导体器件源掺区和漏掺区类型不同的掺杂区以连接阱区。
但相邻半导体器件之间的掺杂区的浓度远高于半导体器件的源极掺杂区和漏极掺杂区的掺杂浓度。在制程时，相邻半导体器件之间的不同类型的掺杂区会向着半导体器件的源极掺杂区和漏极掺杂区扩散，增加半导体器件的导通电阻，影响半导体器件的电性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，通过本发明提供的一种半导体结构及其制造方法，可提高具有相互连接的半导体器件的半导体结构的电性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制造方法，包括以下步骤：
提供一衬底；
向所述衬底中植入第一类型离子，形成阱区；
在所述衬底上形成多晶硅层；
向所述阱区中植入所述第一类型离子，形成第一连接区，所述第一连接区与所述衬底表面具有预设距离；
蚀刻所述多晶硅层，形成第一栅极和第二栅极，所述第一连接区位于所述第一栅极和所述第二栅极之间；
向所述阱区中植入所述第一类型离子，形成第二连接区，所述第二连接区位于所述第一连接区上，且与所述衬底表面接触；以及
向所述阱区中植入第二类型离子，形成掺杂区和第三连接区，所述掺杂区位于所述第一栅极和所述第二栅极两侧的衬底中，所述第三连接区位于所述第一连接区上，且与所述衬底表面接触，所述第三连接区连通所述第一栅极和所述第二栅极之间的掺杂区。
在本发明一实施例中，在形成阱区之前，所述半导体结构的制造方法还包括以下步骤：
在所述衬底中形成浅沟槽隔离结构。
在本发明一实施例中，在形成多晶硅层之后，所述半导体结构的制造方法还包括以下步骤：
在所述多晶硅层上形成图案化光阻层，且所述图案化光阻层上设置有第一开口和第二开口，且所述第一开口位于所述阱区上，所述第二开口位于所述浅沟槽隔离结构上；以及
以所述图案化光阻层为掩膜，向部分所述衬底和部分所述多晶硅层中植入第一类型离子，在所述衬底中形成第一连接区。
在本发明一实施例中，在蚀刻所述多晶硅层，形成所述第一栅极和所述第二栅极时，同时形成连接结构，且所述连接结构位于所述浅沟槽隔离结构上。
在本发明一实施例中，在形成所述第一连接区和所述第二连接区时，所述第一类型离子的植入剂量为3.5×1015atoms/cm3~4×1015atoms/cm3。
在本发明一实施例中，所述第二类型离子的植入剂量为2.5×1015atoms/cm3~3×1015atoms/cm3。
本发明还提供一种半导体结构，包括：
衬底；
阱区，设置在所述衬底中，且所述阱区中植入第一类型离子；
第一栅极，设置在所述衬底上；
第二栅极，设置在所述衬底上，且位于所述第一栅极的一侧；
第一连接区，设置在所述阱区中，所述第一连接区中植入所述第一类型离子，所述第一连接区位于所述第一栅极和所述第二栅极之间，且与所述衬底表面具有预设距离；
第二连接区，设置在所述阱区中，所述第二连接区中植入所述第一类型离子，所述第二连接区位于所述第一连接区上，且与所述衬底表面接触；
掺杂区，设置在所述第一栅极和所述第二栅极两侧的阱区中，且所述掺杂区中植入第二类型离子；以及
第三连接区，设置在所述阱区中，且所述第三连接区中植入所述第二类型离子，所述第三连接区位于所述第一连接区上，且与所述衬底表面接触，所述第三连接区连通所述第一栅极和所述第二栅极之间的掺杂区。
在本发明一实施例中，所述第二连接区的面积小于所述第一连接区的面积。
在本发明一实施例中，所述半导体结构包括两个所述第二连接区，且所述两个第二连接区覆盖所述第一连接区的两端。
在本发明一实施例中，所述第三连接区位于两个所述第二连接区之间。
本发明提供的一种半导体结构及其制造方法，在形成掺杂区之前形成第一连接区，且第一连接区位于掺杂区底部，在形成第一连接区时，形成第一连接区的离子不会扩散至掺杂区中，进而影响半导体结构的性能。且较小面积的第二连接区通过第一连接区将阱区与外部连接，不会影响掺杂区的质量。而较大面积的第一连接区与阱区大面积接触，使得阱区等势，不会产生过多压降。通过本发明提供的一种半导体结构及其制造方法，在实现阱区与外部连接的同时，避免较窄连接区中的离子扩散至掺杂区中，影响半导体结构的性能。同时，本发明同时形成第一连接区，并对浅沟槽隔离结构上的连接结构进行掺杂，可减少制程工序，提高产能。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中形成氧化层和氮化层的结构示意图。
图2为一实施例中形成浅沟槽的结构示意图。
图3为一实施例中形成浅沟槽隔离结构的结构示意图。
图4为一实施例中形成栅氧化层和多晶硅层结构示意图。
图5为一实施例中形成第一连接区的结构示意图。
图6为一实施例中形成栅极及连接结构的结构示意图。
图7为图6A-A’，B-B’处的结构示意图。
图8为一实施例中形成侧墙的结构示意图。
图9为一实施例中形成第二连接区的结构示意图。
图10为图9A-A’处的结构示意图。
图11为图9B-B’处的结构示意图。
图12为形成第三连接区和掺杂区的结构示意图。
图13为图12A-A’处的结构示意图。
图14为图12B-B’处的结构示意图。
标号说明：
101衬底；1011氧化层；1012氮化层；1013浅沟槽；1014浅沟槽隔离结构；102阱区；103栅氧化层；1031第一栅氧化层；1032第二栅氧化层；1033第三栅氧化层；104多晶硅层；1041第一栅极；1042第二栅极；1043连接结构；105侧墙；1061第一连接区；1062第二连接区；1063第三连接区；107掺杂区；1071第一掺杂区；1072第二掺杂区；1073第三掺杂区；1074第四掺杂区；201图案化光阻层；2011第一开口；2012第二开口。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供的所述半导体结构包括相互连接的两个半导体器件，其中一个半导体器件的源极掺杂区/漏极掺杂区与另一个半导体器件的源极掺杂区/漏极掺杂区连接。在衬底上，需要设置一个与阱区掺杂类型相同的连接区将阱区接出。若直接在一个半导体器件的源极掺杂区/漏极掺杂区与另一个半导体器件的源极掺杂区/漏极掺杂区之间设置连接区，为保证半导体器件的集成度，将连接区的宽度设置的较小，当连接区的宽度较小时，连接区的离子易扩散至源极掺杂区/漏极掺杂区中，使得源极掺杂区/漏极掺杂区的离子掺杂浓度以及掺杂面积减小，进而导致导通电阻增大，影响半导体结构的电性能。
请参阅图12至图14所示，本发明提供一种半导体结构，所述半导体结构包括源极掺杂区/漏极掺杂区相互连接的两个半导体器件。在两个半导体器件之间，且在源极掺杂区/漏极掺杂区底部设置有第一连接区1061，并在第一连接区1061两端的第二连接区1062，将阱区102连接出，便于控制。
具体的，请参阅图12至图14所示，在本发明一实施例中，所述半导体结构包括衬底101、设置在衬底101内的阱区102、设置在衬底101上的第一栅极1041和第二栅极1042，以及在第一栅极1041和第二栅极1042两侧设置的掺杂区107。在本发明中，在第一栅极1041和第二栅极1042之间，且位于第一栅极1041和第二栅极1042之间的两个掺杂区107之间，还设置有第一连接区1061、第二连接区1062和第三连接区1063。其中，第一连接区1061和第二连接区1062为与阱区102同类型的掺杂区，第三连接区1063为与阱区102不同类型的掺杂区。第一连接区1061位于阱区102中，且与衬底101表面具有预设距离。第二连接区1062位于第一连接区1061上，且第二连接区1062与第一连接区1061和衬底101表面接触。第三连接区1063位于第一连接区1061上，且与两侧的掺杂区107连通。通过第一连接区1061和第二连接区1062可将阱区102与外部电路连接，且阱区102通过低电阻的第二连接区1062使阱区102等电势，不会产生过多的压降。具体的，本发明还提供一种半导体结构的制造方法，具体制造方法及半导体结构的具体结构如下所述。
请参阅图1所示，在本发明一实施例中，首先提供衬底101，且衬底101可以为任意适于形成的材料，例如为硅片等基板，且衬底101可以为P掺杂的半导体衬底，也可以为N掺杂的半导体衬底，本实施例中，衬底101例如为P掺杂的半导体衬底。
请参阅图1所示，在本发明一实施例中，在衬底101上形成氧化层1011，氧化层1011例如为致密的氧化硅等材料，且例如可以通过热氧化法、原位水汽生长法或化学气相沉积等方法在衬底101上形成氧化层1011。在本实施例中，将衬底101放入例如900℃～1150℃温度下的炉管，通入氧气，衬底101与氧气在高温下反应，生成致密的氧化层1011，氧化层1011的厚度例如为10nm~50nm。
请参阅图1所示，在本发明一实施例中，在形成氧化层1011后，在氧化层1011上形成氮化层1012，氮化层1012例如为氮化硅或氮化硅和氧化硅的混合物。其中，氧化层1011作为缓冲层可以改善衬底101与氮化层1012之间的应力。在本发明中，例如可以通过低压化学气相沉积法（Low Pressure Chemical Vapor Deposition，LPCVD）形成氮化层1012于氧化层1011上。具体例如将带有氧化层1011的衬底101放置于充有二氯硅烷与氨气的炉管内，在压力例如为2T~10T，且在温度例如为700℃~800℃下反应，沉积氮化层1012。且可以通过控制加热时间调整氮化层1012的厚度，在一些实施例中，氮化层1012的厚度例如为50nm~200nm。氮化层1012在浅沟槽1013形成过程中，可以作为掩膜，在对衬底101进行刻蚀时，保护其他部位的衬底101不受损害。
请参阅图1至图2所示，在本发明一实施例中，在形成氮化层1012后，可利用例如旋涂法在氮化层1012上形成光刻胶层，经过曝光，显影工艺，在光刻胶层上形成光刻图案，光刻图案用于定位浅沟槽1013的位置。并通过蚀刻工艺去除部分氧化层1011、氮化层1012、以及衬底101，并对衬底101进行定量刻蚀，形成浅沟槽1013。在本实施例中，可采用SF6、CF4、CF4/H2、CHF3、CF4/O2和HBr所构成的群组中的一种或多种气体进行干法刻蚀，比如采用HBr和CF4刻蚀衬底101。在形成浅沟槽1013后，移除氮化层1012上的光刻胶层。
请参阅图2至图3所示，在本发明一实施例中，在形成浅沟槽1013后，在浅沟槽1013内以及浅沟槽1013顶部沉积绝缘介质，绝缘介质直至覆盖氮化层1012的表面。本发明并不限制绝缘介质的沉积方式，例如可以通过高密度等离子体化学气相淀积或高深宽比化学气相淀积等沉积方式，以形成相应的绝缘介质。在沉积绝缘介质之后，可进行高温回火制程，以增加绝缘介质的密度和应力情况。绝缘介质例如为对研磨具有较高适应力的氧化硅，在其他实施例中，绝缘介质还可以为氟硅玻璃等绝缘材料。
请参阅图2至图3所示，在本发明一实施例中，在制备完成绝缘介质后，去除衬底101表面的氧化层1011的氮化层1012。本发明并不限制氧化层1011和氮化层1012的去除方法，例如可通过干法或湿法刻蚀去除氧化层1011，并采用干法刻蚀或湿法刻蚀等去除氮化层1012。在去除氮化层1012和氧化层1011后，利用化学机械抛光（Chemical MechanicalPolishing，CMP）工艺平坦化绝缘介质，使绝缘介质和衬底101表面的高度一致，以形成浅沟槽隔离结构1014。
请参阅图3至图4所示，在本发明一实施例中，在形成浅沟槽隔离结构1014后，在衬底101中植入第一类型离子，以形成阱区102。可在衬底101中注入能量注入比衬底101浓度高的掺杂区，即在衬底101底部形成阱区102。在本实施例中，第一类型离子为N型离子，即阱区102设置为N型阱，第一类型离子为磷（P）离子或砷（As）离子等。在其他实施例中，第一类型离子也可以为P型离子。
请参阅图3至图4所示，在本发明一实施例中，在形成阱区102后，在阱区102与浅沟槽1013结构的表面形成栅氧化层103。本发明不限制栅氧化层103的制造方法，例如采用化学气相沉积或物理气相沉积等方法形成。在本实施例中，栅氧化层103例如通过原位水汽生成（In-situ Stream Generation，ISSG）方法生成，其中，栅氧化层103的材料例如为氧化硅等材料，且栅氧化层103的厚度设置例如为3nm~10nm，在其他实施例中，栅氧化层103的厚度也可以根据实际需要进行设定。在浅沟槽1013形成过程中，不可避免的会产生刻伤现象，通过重新设置栅氧化层103，确保栅氧化层103的平整度以及缺陷率，改善半导体器件的击穿和漏电现象。
请参阅图3至图4所示，在本发明一实施例中，在形成栅氧化层103后，在栅氧化层103上沉积一层多晶硅层104，多晶硅层104可以为P型，也可以为N型，且多晶硅层104的掺杂类型与衬底101的掺杂类型不同。在本实施例中，多晶硅层104例如为N型。多晶硅层104的厚度可以根据实际需要进行设定，具体例如为300nm~400nm。
请参阅图4至图5所示，在本发明一实施例中，在形成多晶硅层104后，在多晶硅层104上形成图案化光阻层201。图案化光阻层201上设置有第一开口2011和第二开口2012，其中，第一开口2011位于阱区102上，第二开口2012位于浅沟槽隔离结构1014上。其中，第一开口2011用于限定第一连接区1061的位置，第二开口2012用于限定浅沟槽隔离结构1014上连接结构1043的位置。
请参阅图5和图6所示，在本发明一实施例中，在形成图案化光阻层201后，以图案化光阻层201为掩膜，向第一开口2011和第二开口2012暴露的多晶硅层104，以及暴露的多晶硅层104下方的衬底101以及浅沟槽隔离结构1014进行第一次离子植入。可在衬底101中形成第一连接区1061，并将浅沟槽隔离结构1014上的多晶硅层104中注入离子，使得形成的连接结构1043具有高阻值电阻。其中，第一连接区1061位于第一栅极1041和第二栅极1042之间，且第一连接区1061与衬底101的表面具有预设距离，以在第一连接区1061上形成第二连接区1062和第三连接区1063。在本实施例中，进行第一次离子植入时，植入的离子与形成阱区102时植入的离子种类相同，为第一类型离子，且例如为N型离子，具体例如为磷（P）或砷（As）离子。第一次离子植入时，离子植入剂量例如为3.5×1015atoms/cm3~4×1015atoms/cm3，具体例如为3.8×1015atoms/cm3。本发明以同一图案化光阻层201为掩膜，在形成第一连接区1061的同时，对连接结构1043进行离子注入，可节约一道光罩。而在形成第一连接区1061和对连接结构1043进行离子掺杂的后续制程中，第一连接区1061上的具有离子掺杂的多晶硅层104会在后续工艺中被蚀刻掉，而植入浅沟槽隔离结构1014中的离子不会影响浅沟槽隔离结构1014的性质。
请参阅图5至图7所示，在本发明一实施例中，在形成第一连接区1061后，蚀刻多晶硅层104，形成第一栅极1041、第二栅极1042和连接结构1043。其中，第一栅极1041和第二栅极1042设置在阱区102上，且位于第一连接区1061两侧，连接结构1043位于浅沟槽隔离结构1014上。在蚀刻多晶硅层104时，可先在多晶硅层104上形成光刻胶，然后对光刻胶进行曝光以及显影，形成图案化的光阻层（图中未显示）。然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀多晶硅层104。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀多晶硅层104，且栅氧化层103可以作为多晶硅层104的刻蚀停止层。
请参阅图5至图7所示，在本发明一实施例中，在形成第一栅极1041、第二栅极1042和连接结构1043后，可在第一栅极1041、第二栅极1042和连接结构1043的两侧形成侧墙105。具体可以在栅氧化层103上形成氮化层，氮化层可以覆盖第一栅极1041、第二栅极1042和连接结构1043。然后通过等离子刻蚀工艺，刻蚀氮化层，由于等离子刻蚀工艺具有很好的刻蚀方向性，因此第一栅极1041、第二栅极1042和连接结构1043表面上的氮化层被刻蚀掉，保留了第一栅极1041、第二栅极1042和连接结构1043两侧的氮化层，从而在第一栅极1041、第二栅极1042和连接结构1043的两侧形成了侧墙105（offset spacer）。在本实施例中，侧墙105的材料还可以为氧化硅或氮化硅的一种或其组合，侧墙105的厚度可以为3nm~10nm，例如为5nm或8nm。在一些实施例中，侧墙105还可以均包括ONO（Oxide-Nitride-Oxide，氧化物-氮化物-氧化物）结构，即在第一栅极1041、第二栅极1042和连接结构1043的侧面依次叠加形成的隔离氧化层、侧墙氮化层以及侧墙氧化层（图中未示出）。且所述隔离氧化层例如为二氧化硅，所述侧墙氮化层例如为氮化硅，所述侧墙氧化层例如是氮氧化硅或者二氧化硅。侧墙105的高度与栅极的高度一致，侧墙105的宽度由栅极的顶部至底部逐渐增加，通过设置绝缘性侧墙，可防止制备的半导体器件产生漏电现象。
请参阅图8至图11所示，在本发明一实施例中，在形成侧墙105后，可移除分部栅氧化层103，保留第一栅极1041、第二栅极1042以及连接结构1043底部的栅氧化层103，在第一栅极1041底部形成第一栅氧化层1031，在第二栅极1042底部形成第二栅氧化层1032，在连接结构1043底部形成第三栅氧化层1033。具体可通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅氧化层103。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀栅氧化层103。
请参阅图9至图11所示，在本发明一实施例中，在形成多个栅氧化层103后，向衬底101中进行第二次离子植入，形成第二连接区1062。第二连接区1062位于第一连接区1061上。在本实施例中，进行第二次离子植入时，植入的离子与第一次离子植入时的植入离子相同，为第一类型离子，具体例如为N型离子，具体例如为磷（P）或砷（As）离子。第二次离子植入时，离子植入剂量与第一次离子植入时的离子植剂量相同，例如为3.5×1015atoms/cm3~4×1015atoms/cm3，具体例如为3.8×1015atoms/cm3。
请参阅图9至图11所示，本发明中的第一连接区1061位于衬底101中，第二连接区1062位于第一连接区1061上，且与第一连接区1061连接，可通过第一连接区1061将阱区102与外部电路连接。在形成掺杂区107之前形成第一连接区1061，且第一连接区1061位于掺杂区107底部，在形成第一连接区1061时，形成第一连接区1061的离子不会扩散至掺杂区107中，进而影响半导体结构的性能。同时，第一连接区1061的面积远大于第二连接区1062的面积，较小面积的第二连接区1062可通过第一连接区1061将阱区102与外部连接，且不会影响掺杂区107的质量。而较大面积的第一连接区1061与阱区102大面积接触，使得阱区102等势，不会产生过多压降。本发明并不限制第二连接区1062的具体位置以及具体数量，可将第一连接区1061引出即可。在本实施例中，设置有例如2个第二连接区1062，且两个第二连接区1062位于第一连接区1061的两端，覆盖在第一连接区1061上。为保证第一连接区1061和第二连接区1062的有效连接，第二连接区1062与第一连接区1061宽度相等。在其他实施例中，还可以设置一个或至少3个第二连接区1062。
请参阅图12至图14所示，在本发明一实施例中，在形成第二连接区1062后，向衬底101中进行第三次离子植入，在第一连接区1061上形成第三连接区1063，在第一栅极1041、第二栅极1042、连接结构1043两侧的衬底101中形成掺杂区107。第三连接区1063位于第一连接区1061上，且位于两个第二连接区1062之间。掺杂区107位于第一栅极1041和第二栅极1042两侧的衬底101中，且位于第一栅极1041和第二栅极1042之间的掺杂区107与第三连接区1063连通。在本实施例中，进行第三次离子植入时，植入的离子与第一次离子植入和第二次离子植入时的植入离子不同，为第二类型离子。在本实施例中，第二类型离子例如为P型离子，具体例如为硼（B）或镓（Ga）离子。第三次离子植入时，离子植入剂量例如为2.5×1015atoms/cm3~3×1015atoms/cm3，具体例如为2.9×1015atoms/cm3。在其他实施例中，第二类型离子可以为N型离子。
请参阅图12至图14所示，在本发明一实施例中，掺杂区107包括第一掺杂区1071、第二掺杂区1072、第三掺杂区1073和第四掺杂区1074。其中，第一掺杂区1071和第二掺杂区1072位于第一栅极1041两侧的衬底101中，且第一掺杂区1071位于第一栅极1041远离第二栅极1042的一侧，第二掺杂区1072位于第一栅极1041和第二栅极1042之间。第三掺杂区1073和第四掺杂区1074位于第二栅极1042两侧的衬底101中，且第三掺杂区1073位于第一栅极1041和第二栅极1042之间，第四掺杂区1074位于第二栅极1042远离第一栅极1041的一侧。其中，第一掺杂区1071、第二掺杂区1072、第三掺杂区1073和第四掺杂区1074可以为源极掺杂区，也可以为漏极掺杂区，本申请对此不多做限制。在本实施例中，第二掺杂区1072和第三掺杂区1073位于第三连接区1063两侧，且与第三连接区1063连接。
请参阅图12至图14所示，本发明中的第三连接区1063位于第一连接区1061上，且连接第一连接区1061两侧的掺杂区107。在本实施例中，第三连接区1063将相邻的掺杂区107连接，可实现两个半导体器件的连接。本发明并不限制第三连接区1063的数量，在形成第二连接区1062后，将掺杂区107之间未形成第二连接区1062的地方进行第二类型离子掺杂，即可形成第三连接区1063。在本实施例中，第三连接区1063位于两个第二连接区1062之间。在其他实施例中，第三连接区1063可包围第二连接区1062，也可位于多个相邻的第二连接区1062之间。
综上所述，本发明提供的一种半导体结构及其制造方法，在衬底中植入第一类型离子形成阱区，并在衬底中形成浅沟槽隔离结构，接着在衬底上形成多晶硅层，并以图案化光阻层为掩膜，对浅沟槽隔离结构上的多晶硅层植入第一类型离子，对部分衬底植入第一类型离子，形成第一连接区。接着蚀刻所述多晶硅层，进而在阱区上形成第一栅极和第二栅极，且第一栅极和第二栅极位于第一连接区两侧，在浅沟槽隔离结构上形成连接结构，且连接结构中掺杂有第一类型离子。接着在第一连接区上，且位于第一连接区的两端中的衬底中植入第一类型离子，形成第二连接区。最后在第一栅极和第二栅极两侧的衬底中植入第二类型离子，形成掺杂区，以形成半导体器件的源极掺杂区和漏极掺杂区。同时在第一连接区上，第二连接区之间植入第二类型离子，形成第三连接区。通过本发明提供的一种半导体结构及其制造方法，可增加半导体结构的性能。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底；
向所述衬底中植入第一类型离子，形成阱区；
在所述衬底上形成多晶硅层；
向所述阱区中植入所述第一类型离子，形成第一连接区，所述第一连接区与所述衬底表面具有预设距离；
蚀刻所述多晶硅层，形成第一栅极和第二栅极，所述第一连接区位于所述第一栅极和所述第二栅极之间；
向所述阱区中植入所述第一类型离子，形成第二连接区，所述第二连接区位于所述第一连接区上，且与所述衬底表面接触；以及
向所述阱区中植入第二类型离子，形成掺杂区和第三连接区，所述掺杂区位于所述第一栅极和所述第二栅极两侧的衬底中，所述第三连接区位于所述第一连接区上，且与所述衬底表面接触，所述第三连接区连通所述第一栅极和所述第二栅极之间的掺杂区。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成阱区之前，所述半导体结构的制造方法还包括以下步骤：
在所述衬底中形成浅沟槽隔离结构。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，在形成多晶硅层之后，所述半导体结构的制造方法还包括以下步骤：
在所述多晶硅层上形成图案化光阻层，且所述图案化光阻层上设置有第一开口和第二开口，且所述第一开口位于所述阱区上，所述第二开口位于所述浅沟槽隔离结构上；以及
以所述图案化光阻层为掩膜，向部分所述衬底和部分所述多晶硅层中植入第一类型离子，在所述衬底中形成第一连接区。
4.根据权利要求2所述的半导体结构的制造方法，其特征在于，在蚀刻所述多晶硅层，形成所述第一栅极和所述第二栅极时，同时形成连接结构，且所述连接结构位于所述浅沟槽隔离结构上。
5.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述第一连接区和所述第二连接区时，所述第一类型离子的植入剂量为3.5×1015atoms/cm3~4×1015atoms/cm3。
6.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第二类型离子的植入剂量为2.5×1015atoms/cm3~3×1015atoms/cm3。
7.一种半导体结构，其特征在于，包括：
衬底；
阱区，设置在所述衬底中，且所述阱区中植入第一类型离子；
第一栅极，设置在所述衬底上；
第二栅极，设置在所述衬底上，且位于所述第一栅极的一侧；
第一连接区，设置在所述阱区中，所述第一连接区中植入所述第一类型离子，所述第一连接区位于所述第一栅极和所述第二栅极之间，且与所述衬底表面具有预设距离；
第二连接区，设置在所述阱区中，所述第二连接区中植入所述第一类型离子，所述第二连接区位于所述第一连接区上，且与所述衬底表面接触；
掺杂区，设置在所述第一栅极和所述第二栅极两侧的阱区中，且所述掺杂区中植入第二类型离子；以及
第三连接区，设置在所述阱区中，且所述第三连接区中植入所述第二类型离子，所述第三连接区位于所述第一连接区上，且与所述衬底表面接触，所述第三连接区连通所述第一栅极和所述第二栅极之间的掺杂区。
8.根据权利要求7所述的一种半导体结构，其特征在于，所述第二连接区的面积小于所述第一连接区的面积。
9.根据权利要求7所述的一种半导体结构，其特征在于，所述半导体结构包括两个所述第二连接区，且所述两个第二连接区覆盖所述第一连接区的两端。
10.根据权利要求9所述的一种半导体结构，其特征在于，所述第三连接区位于两个所述第二连接区之间。
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