CN115295494A - 一种半导体结构的制作方法 - Google Patents

一种半导体结构的制作方法 Download PDF

Info

Publication number
CN115295494A
CN115295494A CN202211219589.5A CN202211219589A CN115295494A CN 115295494 A CN115295494 A CN 115295494A CN 202211219589 A CN202211219589 A CN 202211219589A CN 115295494 A CN115295494 A CN 115295494A
Authority
CN
China
Prior art keywords
layer
doped region
substrate
gate
side walls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211219589.5A
Other languages
English (en)
Other versions
CN115295494B (zh
Inventor
陈兴
黄普嵩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202211219589.5A priority Critical patent/CN115295494B/zh
Publication of CN115295494A publication Critical patent/CN115295494A/zh
Application granted granted Critical
Publication of CN115295494B publication Critical patent/CN115295494B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

本发明公开了一种半导体结构的制作方法，属于半导体制造技术领域。所述制作方法至少包括以下步骤：提供一衬底，并在所述衬底上形成栅极；在所述栅极两侧形成第一侧墙，所述第一侧墙位于所述衬底上；在所述衬底中形成第一掺杂区，所述第一掺杂区位于所述第一侧墙之间；对所述第一掺杂区退火，形成第二掺杂区，所述第二掺杂区扩散至所述第一侧墙底部；减薄所述第一侧墙，形成第二侧墙，且所述第二掺杂区位于所述第二侧墙之间；在所述衬底、所述第二侧墙以及所述栅极上沉积应力层，并退火；以及移除所述应力层，并在所述栅极和所述第二掺杂区上形成金属硅化物层。通过本发明提供的半导体结构的制作方法，可形成高集成度、高性能的半导体集成器件。

Description

一种半导体结构的制作方法
技术领域
本发明属于半导体制造技术领域，特别涉及一种半导体结构的制作方法。
背景技术
在制备半导体结构时，衬底上设置有多晶硅层蚀刻形成的栅极。为保证栅极的电性能，在栅极两侧设置有侧墙。同时，侧墙还可以定义源掺杂区和漏掺杂区的位置。
在栅极两侧形成的侧墙，当侧墙的厚度较薄时，易导致源掺杂区和漏掺杂区之间的间距过小，从而加剧短沟道效应。当侧墙的厚度较厚时，在向沟道施加应力时，会对应力的传递造成影响。与此同时，随着半导体器件特征尺寸的持续缩小，半导体器件集成密度持续提高，相邻栅极之间的间距还受侧墙和金属硅化物的尺寸限制，影响半导体集成器件的集成度。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，通过本发明提供的半导体结构的制作方法形成的半导体器件，可以在提高器件集成密度的同时改善短沟道效应，提高器件的响应速度和工作频率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，至少包括以下步骤：
提供一衬底，并在所述衬底上形成栅极；
在所述栅极两侧形成第一侧墙，所述第一侧墙位于所述衬底上；
在所述衬底中形成第一掺杂区，所述第一掺杂区位于相邻栅极的所述第一侧墙之间；
对所述第一掺杂区退火，形成第二掺杂区，所述第二掺杂区扩散至所述第一侧墙底部；
减薄所述第一侧墙，形成第二侧墙，且所述第二掺杂区位于相邻栅极的所述第二侧墙之间；
在所述衬底、所述第二侧墙以及所述栅极上沉积应力层，并退火；以及，
移除所述应力层，并在所述栅极和所述第二掺杂区上形成金属硅化物层。
在本发明一些实施例中，所述第一侧墙的厚度为35nm~45nm。
在本发明一些实施例中，相邻所述第一侧墙之间的间距为所述第一侧墙厚度的二分之一。
在本发明一些实施例中，所述第二侧墙的边缘与所述第二掺杂区的边缘对齐。
在本发明一些实施例中，所述第二掺杂区的横向尺寸为51nm~69nm。
在本发明一些实施例中，当所述金属硅化物层形成于所述栅极上时，所述金属硅化物的横向尺寸等于所述栅极的横向尺寸。
在本发明一些实施例中，当所述金属硅化物层形成于所述第二掺杂区上时，所述金属硅化物层的横向尺寸等于所述第二掺杂区的横向尺寸。
在本发明一些实施例中，所述第一侧墙包括：
第一氧化硅层，一侧与所述栅极贴合；
第一氮化硅层，一侧与所述第一氧化硅层的另一侧贴合；
第二氧化硅层，一侧与所述第一氮化硅层的另一侧贴合；以及
第二氮化硅层，一侧与所述第二氧化硅层的另一侧贴合。
在本发明一些实施例中，所述第一侧墙中所述第二氮化硅的厚度为25nm~30nm。
在本发明一些实施例中，在形成第二侧墙时，蚀刻掉第一侧墙边缘的部分第二氮化硅层。
综上所述，本发明提供的一种半导体结构的制作方法，在形成掺杂区之后，进行应力转移和形成金属硅化物层之前，对侧墙进行部分减薄。在形成金属硅化物层之前减薄侧墙，可以允许形成较厚的初始侧墙厚度，从而有利于抑制掺杂区的离子向沟道方向扩散，可改善短沟道效应。金属硅化物层的横向尺寸与第二掺杂区的横向尺寸相同，该尺寸可以设置为制造工艺所允许的金属硅化物层的最小尺寸，从而最大限度地增大了第二掺杂区到沟道边缘的距离，进而改善器件的短沟道效应。在应力转移之前减薄侧墙，可以使应力层到栅极和导电沟道的距离更近，更有利于应力转移到导电沟道。同时，减薄侧墙之后，有利于器件密度较大区域应力转移薄膜的沉积，从而增强应力转移的效果。通过本发明提供的一种半导体结构的制作方法，在器件集成度一定的情况下，将掺杂区横向尺寸控制到最小（即与金属硅化物尺寸相同），改善了半导体集成器件的短沟道效应，并提高半导体集成器件的集成密度。同时将掺杂区与侧墙的交迭尺寸降为零，还可降低器件中的寄生电容，从而可以提高器件的响应速度和工作频率。通过本发明提供的一种半导体结构的制作方法，可改善短沟道效应并加强向沟道传递应力，还可提高半导体集成器件的性能和集成度。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制作方法的流程图。
图2为一实施例中半导体结构的栅极和第一侧墙结构示意图。
图3为一实施例中形成第一掺杂区并退火的结构示意图。
图4为一实施例中形成第二掺杂区的结构示意图。
图5为一实施例中形成第二侧墙的结构示意图。
图6为一实施例中形成应力层的结构示意图。
图7为一实施例中形成金属硅化物层的结构示意图。
图8为一实施例中形成导电结构的结构示意图。
图9为一实施例中集成半导体器件等效线路图。
图10为一实施例中集成半导体器件的结构示意图。
标号说明：
101、衬底；102、栅极氧化层；103、栅极；1041、第一侧墙；1042、第二侧墙；1043、第一氧化硅层；1044、第一氮化硅层；1045、第二氧化硅层；1046、第二氮化硅层；1051、第一掺杂区；1052、第二掺杂区；106、应力层；107、金属硅化物层；108、层间介质层；109、连接结构；W1、第一侧墙的厚度；W2、相邻第一侧墙之间的间距；W3、相邻第二侧墙之间的间距。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
随着半导体集成电路的发展，在同一个硅片上，需要同时形成多个独立或连接的半导体器件。所述半导体器件包括但不仅限于场效应管、金属-氧化物半导体场效应晶体管、互补金属氧化物半导体、绝缘栅双极型晶体管、高速恢复二极管高速高效整流二极管、定压二极管、高频二极管、发光二极管、栅极光闭晶闸管、光触发晶闸管、晶闸管、电荷耦合器、数字信号处理器件、光继电器或微处理器等半导体器件中的一种或几种。多个半导体器件可集成不同的半导体集成器件，例如不同种类的存储器，或者处理器等。例如，在静态随机存储器中，设置有多个晶体管，且每个晶体管相当于有一个存储单元，而单个存储单元的尺寸往往受限于相邻晶体管栅极的间距，该间距由晶体管的侧墙厚度和源（漏）极的金属硅化物（或接触电极）尺寸决定。为了提高半导体器件的集成密度，需要减小相邻晶体管栅极的间距，即需要减小晶体管的侧墙厚度或源（漏）极的金属硅化物（或接触电极）尺寸。但是减小侧墙厚度会导致源（漏）掺杂区向晶体管导电沟道方向移动并导致晶体管的短沟道效应恶化，而减小源（漏）极的金属硅化物（或接触电极）尺寸会增加接触电阻，从而导致晶体管性能下降。随着半导体器件集成密度的持续提高，半导体器件特征尺寸的持续缩小，如何平衡半导体器件性能与半导体器件集成密度成为一个难题。
请参阅图1和图8所示，在本发明一实施例中，提供一种形成在半导体集成器件中的半导体结构，包括衬底101、设置在衬底101上的栅极103，以及设置在衬底101中、并位于栅极103两侧的掺杂区，在栅极103两侧，还设置有侧墙。当位于栅极103两侧的掺杂区之间的间距过小时，易引起短沟道效应。本发明提供一种半导体器件的制造方法，可避免掺杂区间距过小引起的短沟道效应，同时提高导电沟道的应力，进一步提高半导体结构的性能。在本发明一实施例中，所述半导体结构的制造方法包括步骤S101~S109。具体的，
S101、在衬底上形成栅极。
S102、在栅极两侧形成第一侧墙。
S103、在衬底中形成第一掺杂区，且第一掺杂区位于两个相邻的第一侧墙之间。
S104、对第一掺杂区进行退火，形成第二掺杂区。
S105、减薄第一侧墙，形成第二侧墙。
S106、在衬底、第二侧墙及栅极上形成应力层。
S107、对应力层进行退火。
S108、移除应力层。
S109、在栅极和第二掺杂区中形成金属硅化物层。
请参阅图1和图2所示，在本发明一些实施例中，在步骤S101中，衬底101的材料例如为未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，衬底101的构成材料选用单晶硅。在本实施例中，可以在衬底101中植入离子，形成阱区或掺杂区。也可以在硅衬底101上进行蚀刻或沉积工艺，形成多个半导体器件。在本发明并不限制半导体器件的种类，可以依据需求灵活设置，且衬底101可以依据半导体器件的类型设置。衬底101可以为P型半导体衬底101或者N型半导体衬底101，例如N型器件则可选择使用P型半导体衬底101，而P型器件则可选择使用N型半导体衬底101，本实施例中，衬底101例如为P型半导体衬底101。
参阅图1和图2所示，在本发明一些实施例中，在步骤S101中，在衬底101上形成栅极103之前，所述半导体的形成方法还包括在衬底101上形成栅极氧化层102。形成的栅极氧化层102位于栅极103和衬底101之间。本发明不限栅极氧化层102的形成方法，例如采用化学气相沉积或物理气相沉积等方法形成。在本实施例中，栅极氧化层102例如通过热氧化法生成，栅极氧化层102例如为氧化硅制成。可先在衬底101上沉积一层氧化硅材料，并依据需要形成的栅极氧化层102的位置进行蚀刻，形成图案化的栅极氧化层102。在本申请一些实施例中，可依据具体的半导体器件中栅极103的位置设置栅极氧化层102的位置，栅极氧化层102位于需要形成的栅极103底部以及栅极103周围。栅极氧化层102的厚度例如为1nm~10nm。在其他实施例中，栅极氧化层102的材料以及厚度也可以根据实际需要进行设定。通过设置栅极氧化层102，可确保栅极氧化层102的平整度以及降低缺陷率，改善半导体器件的击穿和漏电现象。
请参阅图1和图2所示，在一些实施例中，在步骤S101中，在形成栅极氧化层102后，在栅极氧化层102上形成栅极103。可在栅极氧化层102和衬底101上沉积一层栅极材料层，并蚀刻栅极材料层，保留栅极氧化层102上的部分栅极材料层，形成栅极103。在蚀刻时，栅极氧化层102还可以作为蚀刻停止层。在一些实施例中，栅极材料层为多晶硅层。在其他实施例中，栅极材料层还可以为金属层。在形成栅极103后，栅极103位于栅极氧化层102上，且覆盖部分栅极氧化层102。本发明并不限制栅极103的具体数量，以具体半导体结构中的栅极103数量为准。在本实施例中，以半导体结构中设置例如2个栅极103作为实施例说明。
请参阅图1和图2所示，在一些实施例中，在步骤S102中，在形成栅极103后，在栅极103两侧形成第一侧墙1041。其中，第一侧墙1041的材料可以是氧化硅，也可以是氮化硅，还可以为氧化硅和氮化硅组成的复合结构，具体可以为ON（氧化物-氮化物，Oxide-Nitride）、ONO（氧化物-氮化物-氧化物，Oxide-Nitride-Oxide）或ONON（氧化物-氮化物-氧化物-氮化物，Oxide-Nitride-Oxide-Nitride）侧墙。在一些实施例中，第一侧墙1041为ONON结构，包括依次设置在栅极103外侧的第一氧化硅层1043、第一氮化硅层1044、第二氧化硅层1045和第二氮化硅层1046。第一氧化硅层1043的一侧与栅极103贴合，第一氮化硅层1044的一侧与第一氧化硅层1043的另一侧贴合，第二氧化硅层1045的一侧与第一氮化硅层1044的另一侧贴合，第二氮化硅层1046的一侧与第二氧化硅层1045的另一侧贴合。在其他实施例中，第一侧墙1041可以仅包括第一氧化硅层1043和第一氮化硅层1044，也可以仅包括第一氧化硅层1043、第一氮化硅层1044和第二氧化硅层1045。
请参阅图1和图2所示，在一些实施例中，在步骤S102中，第一侧墙1041的厚度W1范围例如为35nm~45nm，具体例如为40nm。相邻第一侧墙1041之间的间距W2为第一侧墙1041厚度的二分之一，则相邻第一侧墙1041之间的间距例如为17nm~23nm，具体例如为20nm。在本实施例中，在第一侧墙1041中，第一氧化硅层1043的厚度例如为1nm~5nm，具体为例如2nm。第一氮化硅层1044的厚度例如为1nm~5nm，具体为例如4nm。第二氧化硅层1045的厚度例如为5nm~10nm，具体为例如6nm。第二氮化硅层1046的厚度例如为25nm~30nm，具体为例如28nm。在本申请中，第一侧墙1041之间的间距远小于形成在掺杂区上的金属硅化物层107的尺寸。通过形成一个较厚的第一侧墙1041，并设置较小的侧墙间距，可改善半导体器件的短沟道效应。
请参阅图1至图3所示，在本发明一实施例中，在形成第一侧墙1041后，执行步骤S103，即在衬底101中形成第一掺杂区1051。可通过向衬底101中注入离子，形成第一掺杂区1051。其中，衬底101中注入的离子类型依据需要形成的半导体器件的类型决定。当半导体器件为N型半导体器件时，第一掺杂区1051中注入的离子为磷（P）或砷（As）等N型杂质，当半导体器件为P型半导体器件时，第一掺杂区1051中注入的离子为硼（B）或镓（Ga）等P型杂质。在本申请中，在对衬底101进行离子注入后，形成的第一掺杂区1051位于相邻的第一侧墙1041之间，且第一掺杂区1051的边缘与第一侧墙1041的边缘对齐，即第一掺杂区1051的横向尺寸等于相邻第一侧墙1041之间的间距。
请参阅图1、图3和图4所示，在本发明一实施例中，在衬底101中形成第一掺杂区1051后，执行步骤S104，即对形成的第一掺杂区1051进行退火，以激活掺杂离子，同时修复掺杂过程所造成的晶格损伤。在退火过程中，掺杂离子会发生扩散，从而形成第二掺杂区1052。在对第一掺杂区1051进行退火时，退火的温度为例如900℃~1100℃，退火的时间为例如1s~10s。在退火过程中，第一掺杂区1051中注入的离子会扩散，并向导电沟道方向延伸，形成第二掺杂区1052，第二掺杂区1052延伸至第一侧墙1041底部，与第一侧墙1041交迭。在离子注入及退火过程中，可灵活设置掺杂区中的离子浓度以及退火条件，调整扩散后的第二掺杂区1052的范围。具体的，在本发明一实施例中，扩散后的第二掺杂区1052与第一侧墙1041交迭的横向尺寸为例如17nm~23nm，具体例如为20nm。此时，扩散后的第二掺杂区1052的横向尺寸等于第一掺杂区1051的横向尺寸与第二掺杂区1052和第一侧墙1041交迭的横向尺寸之和。在本实施例中，扩散后的第二掺杂区1052的横向尺寸范围为例如51nm~69nm，具体例如为60nm。其中，本申请中的横向尺寸指的是掺杂区的延伸方向，例如图10中的A-A’方向。在本申请中，设置较厚的第一侧墙1041，可保证扩散后的对第二掺杂区1052与栅极103之间具有预设距离，进而改善半导体器件的短沟道效应。
请参阅图1、图3和图4所示，在一些实施例中，形成的第二掺杂区1052可以为半导体器件的源极掺杂区，也可以为漏极掺杂区。在本实施例中，相邻的两个半导体器件共用同一个第二掺杂区1052，可提高半导体结构的集成度。在其他实施例中，相邻的半导体器件具有独立的第二掺杂区1052，在相邻的半导体器件之间还可以设置沟槽隔离结构，以实现相邻半导体器件的电性隔离。
请参阅图1、图2、图4和图5所示，在本发明一实施例中，在形成第二掺杂区1052后，执行步骤S105，即减薄第一侧墙1041，形成第二侧墙1042。第二侧墙1042的厚度范围为17nm~23nm，具体例如为20nm。在本申请中，第二侧墙1042的边缘与扩散后第二掺杂区1052的边缘对齐，第二侧墙1042与第二掺杂区1052交迭的尺寸为零，即相邻第二侧墙1042之间的间距W3等于扩散后的第二掺杂区1052的横向尺寸，例如为51nm~69nm，具体例如为60nm。当第二侧墙1042的边缘与扩散后第二掺杂区1052的边缘对齐时，可以在提高半导体器件集成密度的同时，改善半导体器件的短沟道效应和提高半导体器件的工作频率。在本发明一些实施例中，第一侧墙1041减薄的部分为第二氮化硅层1046。在减薄时，可蚀刻第一侧墙1041的边缘，具体可使用湿法蚀刻第一侧墙1041边缘的第二氮化硅层1046，且蚀刻的溶剂例如为磷酸、氢氟酸等溶液。在其他实施例中，当第一侧墙1041减薄的部分是氧化硅层时，蚀刻的溶液可以是氢氟酸、乙二醇等溶液。
请参阅图1、图4和图5所示，在一些实施例中，在形成第二侧墙1042后，可蚀刻掉暴露的栅极氧化层102，保证第二侧墙1042的边缘与栅极氧化层102的边缘对齐。
请参阅图1、图5和图6所示，在本发明一实施例中，在减薄侧墙后，执行步骤S106，即在衬底101、第二侧墙1042及栅极103上形成应力层106。应力层106覆盖第二侧墙1042、未被第二侧墙1042覆盖的栅极103表面、以及位于栅极103之间的第二掺杂区1052。应力层106具有张应力或压应力，其中，具有张应力的应力层106形成于N型半导体器件上，具有压应力的应力层106形成于P型半导体器件上。在本申请中，应力层106的材料为氮化硅，则应力层106可以为张应力氮化硅层或压应力氮化硅层。在本实施例中，应力层106例如通过化学气相沉积（Chemical Vapor Deposition，CVD）或低压化学气相沉积（Low Pressure ChemicalVapor Deposition，LPCVD）等方式形成，且应力层106的厚度例如为15nm~30nm。具体例如为20nm。对于半导体器件密度较大区域，在制备栅极和侧墙之后，侧墙之间的间距很小，甚至相邻侧墙接触到一起，从而导致应力层106无法沉积到侧墙间隙而包裹侧墙，最终导致无法发挥应力转移的效果。在本申请中，在形成应力层106之前，将第一侧墙1041减薄为第二侧墙1042，可增加向沟道传递应力的能力，增强向半导体器件的沟道传递应力的能力。
请参阅图1和图6所示，在本发明一实施例中，在形成应力层106后，执行步骤S107、对应力层106进行退火。在对应力层106进行退火时，可采用快速热退火、尖峰退火(spikeanneal)、激光退火或者微波退火时等方式进行退火。在本实施例中，对应力层106进行激光退火。通过对应力层106进行退火，可将应力层106中的应力传递到半导体器件的导电沟道中，进一步提高半导体器件的性能。
请参阅图1、图6和图10所示，在一些实施例中，可在半导体结构中的部分半导体器件上形成应力层106，并对应力层106进行退火。例如当半导体结构包括静态随机存取存储器时，静态随机存取存储器中设置的半导体器件包括传输晶体管和驱动晶体管。可在驱动晶体管上形成应力层106，并进行退火，可使驱动晶体管的张应力增加。未处理的传输晶体管的性能不变。由于驱动晶体管的性能被提升，传输晶体的性能不变。这种设置可以提高静态随机存取存储器的稳定性和静态噪声容限，进而提高半导体器件的性能。
请参阅图1、图6和图7所示，在本发明一实施例中，在对应力层106进行退火后，执行步骤S108，即移除应力层106。在移除应力层106时，可使用干法蚀刻或湿法蚀刻的方式蚀刻应力层106。在一些实施例中，采用干法蚀刻的方式刻蚀应力层106时，刻蚀气体例如为含氟气体、氧气和惰性气体的混合气体，且含氟气体例如包括四氟化碳（CF4）、四氟化硅（SiF4）、三氟化氮（NF3）、六氟乙烷（C2F6）或三氟甲烷（CHF3）等中的一种或多种。
请参阅图1、图6和图7所示，在本发明一实施例中，在移除应力层106后，执行步骤S109，即在栅极103和掺杂区中形成金属硅化物层107。具体的，金属硅化物层107设置在栅极103和第二掺杂区1052上。可在栅极103或第二掺杂区1052上形成一层合金层，例如为镍铂合金层。之后进行退火，使得镍铂合金层中的镍与衬底101或栅极103中的硅反应，生成NiSi，即为金属硅化物层107。在本申请中，设置在栅极103上的金属硅化物层107的横向尺寸等于栅极103的横向尺寸，设置在第二掺杂区1052上的金属硅化物层107的横向尺寸等于第二掺杂区1052的横向尺寸。
请参阅图1、图7和图8所示，在本发明一实施例中，在形成金属硅化物层107后，还可以在金属硅化物层107上形成层间介质层108，层间介质层108覆盖金属硅化物层107和第二侧墙1042。在本实施例中，可以例如通过高密度等离子体化学气相沉积法在金属硅化物层107和第二侧墙1042上形成层间介质层108，层间介质层108的厚度可以为6000Å~8000Å。层间介质层108的材料可以为二氧化硅。并在层间介质层108形成多个开孔，并在开孔内沉积导电材料，例如通过沉积工艺向开孔内沉积金属材料，例如沉积钛/氮化钛及金属钨，从而形成连接结构109。其中，连接结构109与金属硅化物层107的接触面积为金属硅化物层107面积的例如90%。
请参阅图9和图10所示，在本发明一具体实施例中，所述半导体结构例如形成在静态随机存取存储器中，且图10中静态随机存取存储器A-A’处的结构图，所述静态随机存取存储器的等效电路图如图9所示，包括两个驱动晶体管，第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，第一传输晶体管PG1和第二传输晶体管PG2。
进一步地，两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线Vcc或接地线Vss的晶体管，所述存储器通过两个负载晶体管拉向电源线Vcc而运行。
请参阅图9和图10所示，在本发明一具体实施例中，两个负载晶体管的源极电连接到电源线Vcc。第一负载晶体管PU1的漏极电连接到第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电连接到第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极以及第一负载晶体管PU1的栅极。两个驱动晶体管的漏极电连接到接地线Vss。另外，第一负载晶体管PU1和第一驱动晶体管PD1的栅极和第二负载晶体管PU2和第二驱动晶体管PD2的栅极分别电连接。
进一步的，两个传输晶体管的漏极分别电连接到读端口位线BL和互补读端口位线BLB。两个传输晶体管的栅极电连接到写端口字线WL。读端口位线BL和互补读端口位线BLB和写端口字线WL可以延伸到其他SRAM单元和/或其他元件。
请参阅图9至图10所示，在本发明一具体实施例中，静态随机存取存储器上的栅极和掺杂区上设置有金属硅化物层107，在部分金属硅化物层107上设置有导电结构。通过本申请提高的一种半导体结构的制作方法，使得每个晶体管掺杂区的边缘与金属硅化物层的边缘对齐，可在改善晶体管短沟道效应的同时，将掺杂区的横向尺寸缩至最小，可提高静态随机存取存储器的集成度。同时降低器件中的寄生电容，从而可以提高器件的相应速度和工作频率。
综上所述，本发明提供一种半导体结构的制作方法，先在衬底上形成栅极，并在栅极两侧形成较厚的第一侧墙。之后，在衬底中形成第一掺杂区，且第一掺杂区位于两个相邻的第一侧墙之间。再对第一掺杂区进行退火，形成第二掺杂区，且第二掺杂区延伸至第一侧墙底部，与第一侧墙部分交迭。在形成第二掺杂区后，减薄第一侧墙，形成第二侧墙。并在衬底、第二侧墙及栅极上形成应力层，对应力层进行退火，使得应力转移至导电沟道中。在退火之后，移除应力层，并在栅极和第二掺杂区中形成金属硅化物层。最后，在栅极和第二掺杂区上形成层间介质层，并在层间介质层中形成与硅化物连接层连接的连接结构，进而形成高质量的半导体结构。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底，并在所述衬底上形成栅极；
在所述栅极两侧形成第一侧墙，所述第一侧墙位于所述衬底上；
在所述衬底中形成第一掺杂区，所述第一掺杂区位于相邻栅极的所述第一侧墙之间；
对所述第一掺杂区退火，形成第二掺杂区，所述第二掺杂区扩散至所述第一侧墙底部；
减薄所述第一侧墙，形成第二侧墙，且所述第二掺杂区位于相邻栅极的所述第二侧墙之间；
在所述衬底、所述第二侧墙以及所述栅极上沉积应力层，并退火；以及，
移除所述应力层，并在所述栅极和所述第二掺杂区上形成金属硅化物层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一侧墙的厚度为35nm~45nm。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，相邻所述第一侧墙之间的间距为所述第一侧墙厚度的二分之一。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二侧墙的边缘与所述第二掺杂区的边缘对齐。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第二掺杂区的横向尺寸为51nm~69nm。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，当所述金属硅化物层形成于所述栅极上时，所述金属硅化物的横向尺寸等于所述栅极的横向尺寸。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，当所述金属硅化物层形成于所述第二掺杂区上时，所述金属硅化物层的横向尺寸等于所述第二掺杂区的横向尺寸。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述第一侧墙包括：
第一氧化硅层，一侧与所述栅极贴合；
第一氮化硅层，一侧与所述第一氧化硅层的另一侧贴合；
第二氧化硅层，一侧与所述第一氮化硅层的另一侧贴合；以及
第二氮化硅层，一侧与所述第二氧化硅层的另一侧贴合。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述第一侧墙中所述第二氮化硅的厚度为25nm~30nm。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，在形成第二侧墙时，蚀刻掉第一侧墙边缘的部分第二氮化硅层。
CN202211219589.5A 2022-10-08 2022-10-08 一种半导体结构的制作方法 Active CN115295494B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211219589.5A CN115295494B (zh) 2022-10-08 2022-10-08 一种半导体结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211219589.5A CN115295494B (zh) 2022-10-08 2022-10-08 一种半导体结构的制作方法

Publications (2)

Publication Number Publication Date
CN115295494A true CN115295494A (zh) 2022-11-04
CN115295494B CN115295494B (zh) 2022-12-27

Family

ID=83834673

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211219589.5A Active CN115295494B (zh) 2022-10-08 2022-10-08 一种半导体结构的制作方法

Country Status (1)

Country Link
CN (1) CN115295494B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115547936A (zh) * 2022-12-02 2022-12-30 合肥晶合集成电路股份有限公司 半导体结构的制作方法
CN116504718A (zh) * 2023-06-25 2023-07-28 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法
CN116799005A (zh) * 2023-08-22 2023-09-22 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094196A1 (en) * 2004-10-29 2006-05-04 Fujitsu Limited Method of fabricating semiconductor device, and semiconductor device
CN102629627A (zh) * 2012-04-16 2012-08-08 清华大学 异质栅隧穿晶体管及其形成方法
CN102931087A (zh) * 2011-08-10 2013-02-13 无锡华润上华科技有限公司 半导体器件及其制造方法
US20140191301A1 (en) * 2013-01-08 2014-07-10 Semiconductor Manufacturing International (Shanghai) Corporation Transistor and fabrication method
CN104183492A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 应力结构的形成方法
US20150155381A1 (en) * 2013-12-04 2015-06-04 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor devices and fabrication method thereof
CN104701260A (zh) * 2013-12-04 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104934324A (zh) * 2014-03-18 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110034067A (zh) * 2018-01-12 2019-07-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111200020A (zh) * 2019-04-15 2020-05-26 合肥晶合集成电路有限公司 高耐压半导体元件
CN211480025U (zh) * 2020-01-02 2020-09-11 合肥晶合集成电路有限公司 一种晶体管结构
CN114709177A (zh) * 2022-06-06 2022-07-05 合肥晶合集成电路股份有限公司 一种半导体器件的制造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094196A1 (en) * 2004-10-29 2006-05-04 Fujitsu Limited Method of fabricating semiconductor device, and semiconductor device
CN102931087A (zh) * 2011-08-10 2013-02-13 无锡华润上华科技有限公司 半导体器件及其制造方法
CN102629627A (zh) * 2012-04-16 2012-08-08 清华大学 异质栅隧穿晶体管及其形成方法
US20140191301A1 (en) * 2013-01-08 2014-07-10 Semiconductor Manufacturing International (Shanghai) Corporation Transistor and fabrication method
CN104183492A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 应力结构的形成方法
US20150155381A1 (en) * 2013-12-04 2015-06-04 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor devices and fabrication method thereof
CN104701260A (zh) * 2013-12-04 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104934324A (zh) * 2014-03-18 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN110034067A (zh) * 2018-01-12 2019-07-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111200020A (zh) * 2019-04-15 2020-05-26 合肥晶合集成电路有限公司 高耐压半导体元件
CN211480025U (zh) * 2020-01-02 2020-09-11 合肥晶合集成电路有限公司 一种晶体管结构
CN114709177A (zh) * 2022-06-06 2022-07-05 合肥晶合集成电路股份有限公司 一种半导体器件的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115547936A (zh) * 2022-12-02 2022-12-30 合肥晶合集成电路股份有限公司 半导体结构的制作方法
CN116504718A (zh) * 2023-06-25 2023-07-28 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法
CN116504718B (zh) * 2023-06-25 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法
CN116799005A (zh) * 2023-08-22 2023-09-22 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN116799005B (zh) * 2023-08-22 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Also Published As

Publication number Publication date
CN115295494B (zh) 2022-12-27

Similar Documents

Publication Publication Date Title
US6022781A (en) Method for fabricating a MOSFET with raised STI isolation self-aligned to the gate stack
CN115295494B (zh) 一种半导体结构的制作方法
US20100190306A1 (en) Method of manufacturing semiconductor device capable of suppressing impurity concentration reduction in doped channel region arising from formation of gate insulating film
US7265011B2 (en) Method of manufacturing a transistor
US8329539B2 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
CN111933696B (zh) 半导体器件的制备方法
JPH04328864A (ja) 超高集積半導体メモリ装置の製造方法
US6541322B2 (en) Method for preventing gate depletion effects of MOS transistor
JP4650998B2 (ja) リフレッシュタイムを改善させた半導体素子の製造方法
US20020013016A1 (en) Method for fabricating semiconductor device
US20200357801A1 (en) Memory structure and manufacturing method thereof
KR100495858B1 (ko) 반도체 소자의 제조 방법
CN117133793B (zh) 一种半导体存储器件及其制作方法
US20050151275A1 (en) Method of fabricating SRAM device
KR100260688B1 (ko) 융기된 분리 구조체를 구비하는 모스 전계 효과 트랜지스터 및그 형성방법
CN117153865B (zh) 一种半导体器件及其制作方法
KR20070002605A (ko) 반도체 소자의 트랜지스터 형성 방법
JPH05136164A (ja) 半導体装置の製造方法
KR20050049582A (ko) 리세스 채널을 갖는 트랜지스터의 제조방법
KR100459930B1 (ko) 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법
KR100419751B1 (ko) 반도체소자의 제조방법
US6673676B2 (en) Method of fabricating a flash memory cell
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR20050122474A (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법
KR19980034238A (ko) 반도체 소자의 구조 및 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant