CN116504718A - 一种半导体结构的制作方法 - Google Patents
一种半导体结构的制作方法 Download PDFInfo
- Publication number
- CN116504718A CN116504718A CN202310744863.9A CN202310744863A CN116504718A CN 116504718 A CN116504718 A CN 116504718A CN 202310744863 A CN202310744863 A CN 202310744863A CN 116504718 A CN116504718 A CN 116504718A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- sub
- drain
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 150000002500 ions Chemical class 0.000 claims abstract description 44
- 238000000137 annealing Methods 0.000 claims abstract description 23
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 9
- -1 carbon ions Chemical class 0.000 claims abstract description 8
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 230000003213 activating effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical group OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 2
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003090 exacerbative effect Effects 0.000 description 1
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Abstract
本发明公开了一种半导体结构的制作方法，属于半导体制作技术领域。所述制作方法至少包括：提供一衬底，并在所述衬底上形成栅极；在栅极两侧形成第一侧墙，第一侧墙包括第一子层和第二子层；向所述第一侧墙两侧的衬底中注入第一类型离子，形成源掺杂区和漏掺杂区，并移除所述第二子层；在栅极和所述衬底上形成应力层，通过热处理将应力层中的应力传导至导电沟道；向所述衬底中注入碳离子，形成预掺杂区；向所述衬底中注入所述第一类型离子，形成轻掺杂漏结构；在所述栅极和所述衬底上形成硬掩模版层，并通过退火激活掺杂离子；在所述第一子层两侧形成第三子层，形成第二侧墙。通过本发明提供的半导体结构的制作方法，可提高半导体结构的性能。
Description
技术领域
本发明属于半导体制作技术领域，特别涉及一种半导体结构的制作方法。
背景技术
在制备半导体结构时，需要进行热处理，才能将应力薄膜中的应力传到导电沟道中。但是在热处理时，轻掺杂漏结构（Lightly Doped Drain，LDD）中的离子易向沟道中央扩散，加剧短沟道效应，进而限制应力传导时的热预算。为改善阈值电压失配问题，在轻掺杂漏结构中加入碳离子，但是会降低源漏掺杂离子的激活率，从而增大源漏电阻，降低半导体结构的性能。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，通过本发明提供的半导体结构的制作方法形成的半导体器件，可增加应力传导时的热预算，且在改善阈值电压失配的同时，不影响源漏掺杂离子的激活率，进而提高半导体结构的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明提供一种半导体结构，至少包括以下步骤：
提供一衬底，并在所述衬底上形成栅极；
在所述栅极两侧形成第一侧墙，所述第一侧墙包括第一子层和第二子层；
向所述第一侧墙两侧的所述衬底中注入第一类型离子，形成源掺杂区和漏掺杂区，并移除所述第二子层；
在所述栅极和所述衬底上形成应力层，并通过热处理将所述应力层中的应力传导至导电沟道；
向所述衬底中注入碳离子，形成预掺杂区；
向所述衬底中注入所述第一类型离子，形成轻掺杂漏结构；
在所述栅极和所述衬底上形成硬掩模版层，并通过退火激活掺杂离子；以及
在所述第一子层两侧形成第三子层，形成第二侧墙。
在本发明一些实施例中，所述源掺杂区和所述漏掺杂区位于所述第一侧墙两侧的所述衬底中。
在本发明一些实施例中，在将所述应力层中的应力转到至所述导电沟道后，移除所述应力层。
在本发明一些实施例中，所述预掺杂区位于所述栅极和浅沟槽隔离结构之间的所述衬底中。
在本发明一些实施例中，在深度方向上，所述预掺杂区的深度小于所述源掺杂区和所述漏掺杂区的深度。
在本发明一些实施例中，在与深度方向垂直的水平方向上，所述预掺杂区的掺杂范围超出所述源掺杂区和所述漏掺杂区。
在本发明一些实施例中，所述轻掺杂漏结构位于所述预掺杂区中，且所述轻掺杂漏结构位于所述源掺杂区/所述漏掺杂区与所述第一子层之间的所述预掺杂区中。
在本发明一些实施例中，在形成所述轻掺杂漏结构后，所述半导体结构的制作方法还包括：
向所述衬底中注入第二类型离子，形成袋状掺杂区，所述袋状掺杂区位于所述第一子层和所述栅极底部的所述衬底中，且所述袋状掺杂区靠近所述轻掺杂漏结构。
在本发明一些实施例中，在通过退火激活掺杂离子后，各向异性刻蚀所述硬掩模版层，以形成所述第二侧墙。
在本发明一些实施例中，所述半导体结构的制作方法还包括：在所述栅极底部、所述源掺杂区和所述漏掺杂区上形成金属硅化物层。
综上所述，本发明提供的一种半导体结构的制作方法，在形成半导体结构时，首先形成较厚的第一侧墙，并在第一侧墙两侧中的衬底中注入第一类型离子，形成源掺杂区和漏掺杂区。接着减薄第一侧墙，形成应力层，并通过热处理将应力层中的应力传导至导电沟道。意想不到的效果是由于较厚的第一侧墙的阻挡，源掺杂区和漏掺杂区之间的间距较大，且此时还未形成其他掺杂结构，故在进行热处理时，并不需要限制热预算，使得应力层中的应力可传导至导电沟道中。同时热处理可激活源掺杂区和漏掺杂区中的掺杂离子，进而降低源漏电阻，提高半导体结构的性能。而在完成应力传导后，依次在衬底中形成预掺杂区、轻掺杂漏结构和袋状掺杂区，在衬底上形成硬掩模版层，再进行退火，可在改善阈值电压失配的同时，激活掺杂离子，同时保证掺杂离子不会溢出衬底表面。且退火时形成致密的硬掩模版层在后续蚀刻过程中易完成蚀刻。通过本发明提供的一种半导体结构的制作方法，可增加应力传导时的热预算，且在改善阈值电压失配的同时，不影响源漏掺杂离子的激活率，进而提高半导体结构的性能。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制作方法的流程图。
图2为一实施例中半导体结构的栅极和第一侧墙结构示意图。
图3为一实施例中形成源掺杂区和漏掺杂区的结构示意图。
图4为一实施例中移除第二子层的结构示意图。
图5为一实施例中形成应力层的结构示意图。
图6为一实施例中对沟道进行应力传导后的半导体结构的结构示意图。
图7为一实施例中形成预掺杂区的结构示意图。
图8为一实施例中形成预掺杂漏结构的结构示意图。
图9为一实施例中形成袋状掺杂区的结构示意图。
图10为一实施例中形成硬掩模层的结构示意图。
图11为一实施例中尖峰退火后，半导体结构的结构示意图。
图12为一实施例中形成第二侧墙的结构示意图。
图13为一实施例中形成金属硅化物层的结构示意图。
标号说明：
100、衬底；101、浅沟槽隔离结构；102、栅介质层；103、栅极；1041、第一子层；1042、第二子层；1051、源掺杂区；1052、漏掺杂区；106、应力层；107、预掺杂区；108、轻掺杂漏结构；109、袋状掺杂区；110、硬掩模版层；111、金属硅化物层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
随着半导体行业的发展，半导体器件包括但不仅限于场效应管、金属-氧化物半导体场效应晶体管、互补金属氧化物半导体、绝缘栅双极型晶体管、栅极光闭晶闸管、光触发晶闸管或晶闸管等半导体器件，以及以上一种或几种半导体器件的组合。而在控制类的半导体器件中，在衬底上设置有控制电极，在衬底中设置有掺杂区，在掺杂区之间的衬底中有导电沟道。对于多种方法形成的半导体结构，对于半导体器件的性能有较大的影响。本申请提供一种半导体结构的制作方法，可应用在任何设置有控制电极、掺杂区以及导电沟道的半导体器件中。
请参阅图1所示，本申请提供一种半导体结构的制作方法，且所述半导体结构的制作方法包括步骤S101~S111。
步骤S101、在衬底上形成栅极。
步骤S102、在栅极两侧形成第一侧墙。
步骤S103、在衬底中形成源掺杂区和漏掺杂区。
步骤S104、减薄第一侧墙。
步骤S105、对导电沟道进行应力传导。
步骤S106、向衬底中注入碳离子，形成预掺杂区。
步骤S107、向衬底中注入第一类型离子，形成轻掺杂漏结构。
步骤S108、向衬底中注入第二类型离子，形成袋状掺杂区。
步骤S109、在栅极和衬底上形成硬掩模版层，并退火。
步骤S110、形成第二侧墙。
步骤S111、形成金属硅化物层。
请参阅图2所示，在本发明一些实施例中，衬底100的材料例如为未掺杂的单晶硅或掺杂有杂质的单晶硅。在本实施例中，衬底100为掺杂有杂质的单晶硅，且衬底100中的杂质类型可依据半导体结构的类型设置。N型半导体结构可选择使用P型半导体衬底，而P型半导体结构则可选择使用N型半导体衬底。
请参阅图2所示，在本发明一些实施例中，在衬底100中，还设置有浅沟槽隔离结构（Shallow Trench Isolation，STI）101。浅沟槽隔离结构101设置在相邻的半导体器件之间。可先蚀刻衬底100，在衬底100上形成浅沟槽（图中未显示），并在浅沟槽中填充氧化物或氮化物等绝缘材料，形成浅沟槽隔离结构101。
请参阅图2所示，在本发明一实施例中，在衬底100上，形成有栅介质层102。栅介质层102位于衬底100和栅极103之间，可改善半导体结构的击穿和漏电现象。故在衬底100上形成栅极103时，先在衬底100上沉积一层氧化硅，再在氧化硅上沉积一层多晶硅层。并在多晶硅层上形成一层图案化光阻层（图中未显示），所述图案化光阻层定义出栅极103的位置。再以所述图案化光阻层掩模，先蚀刻多晶硅层，形成栅极103。再依据形成的栅极103蚀刻氧化硅层，形成栅介质层102。最后，移除图案化光阻层。
请参阅图2和图3所示，在本发明一实施例中，在衬底100上形成栅极103后，在栅极103两侧形成第一侧墙。其中，第一侧墙包括第一子层1041和第二子层1042，第一子层1041覆盖栅极103的侧壁，第二子层1042覆盖第一子层1041。第一子层1041为氧化硅，第二子层1042为氮化硅。在本申请中，第一侧墙的厚度为例如35nm~45nm，第一子层1041的厚度为例如5nm~15nm，第二子层1042的厚度为例如20nm~40nm。第一子层1041和第二子层1042形成较厚的第一侧墙，在形成源掺杂区1051和漏掺杂区1052以及后续退火的过程中，可改善半导体器件的短沟道效应。而在后续制程中，第二子层1042被移除，可避免较厚侧墙阻挡其他离子植入，且便于对沟道进行应力传导。
请参阅图2和图3所示，在本发明一实施例中，在形成第一侧墙后，在衬底100中形成源掺杂区1051和漏掺杂区1052。可通过向衬底100中注入第一类型离子，形成源掺杂区1051和漏掺杂区1052。其中，衬底100中注入的第一类型离子的类型依据需要形成的半导体结构的类型决定。当半导体结构为N型半导体结构时，源掺杂区1051和漏掺杂区1052中注入的第一类型离子为磷（P）或砷（As）等N型杂质，当半导体结构为P型半导体结构时，源掺杂区1051和漏掺杂区1052中注入的第一类型离子为硼（B）或镓（Ga）等P型杂质。在本申请中，在对衬底100进行第一类型离子注入后，形成的源掺杂区1051和漏掺杂区1052位于第一侧墙两侧的衬底100中，且源掺杂区1051和漏掺杂区1052的一侧与第一侧墙的边缘对齐。由于第一侧墙厚度较厚，可防止源掺杂区1051和漏掺杂区1052的间距过小。
请参阅图3和图4所示，在本发明一实施例中，在形成源掺杂区1051和漏掺杂区1052后，减薄第一侧墙。在本申请中，通过移除第二子层1042以减薄第一侧墙。在移除第二子层1042后，仅保留第一子层1041在栅极103的侧壁上。保留的第一子层1041可以在后续制程中保护栅极103。在移除第二子层1042时，可使用湿法蚀刻第二子层1042，且蚀刻的溶剂例如为磷酸、氢氟酸等溶液。
请参阅图4至图6所示，在本发明一实施例中，在减薄第一侧墙后，对导电沟道进行应力传导。具体的，在对导电沟道进行应力传导时，先在衬底100和栅极103上先沉积一层应力层106，再对应力层106进行热处理，将应力层106中的应力传导到导电沟道中，之后再移除应力层106。
请参阅图4至图5所示，在本发明一实施例中，在移除第二子层1042之后，在衬底100、第一子层1041和栅极103上形成应力层106。应力层106覆盖衬底100表面、第一子层1041表面和栅极103顶部。应力层106具有张应力或压应力，其中，具有张应力的应力层106形成于N型半导体器件上，具有压应力的应力层106形成于P型半导体器件上。在本申请中，应力层106的材料为氮化硅，则应力层106可以为张应力氮化硅层或压应力氮化硅层。在本实施例中，可通过化学气相沉积（Chemical Vapor Deposition，CVD）的方式形成应力层106。其中，应力层106的厚度例如为15nm~30nm。具体例如为20nm。
请参阅图5至图6所示，在本发明一实施例中，在形成应力层106之后，对应力层106进行热处理。具体的，可对应力层106进行退火。在对应力层106进行退火时，可采用快速热退火、尖峰退火(spike anneal)、激光退火或者微波退火等方式进行退火。在本实施例中，对应力层106进行激光退火。通过对应力层106进行退火，可将应力层106中的应力传递到半导体结构的导电沟道中，进一步提高半导体器件的性能。如图5至图6所示，在进行退火时，源掺杂区1051和漏掺杂区1052会向着栅极103的方向扩散。由于在形成源掺杂区1051和漏掺杂区1052时，第一侧墙较厚，可防止源掺杂区1051和漏掺杂区1052扩散至栅极103底部。
请参阅图6至图7所示，在本发明一实施例中，在对应力层106进行热处理后，移除应力层106。在本申请中，在移除应力层106时，可使用干法蚀刻或湿法蚀刻的方式蚀刻应力层106。在一些实施例中，采用干法蚀刻的方式刻蚀应力层106时，刻蚀气体例如为含氟气体、氧气和惰性气体的混合气体，且含氟气体例如包括四氟化碳（CF4）、四氟化硅（SiF4）、三氟化氮（NF3）、六氟乙烷（C2F6）或三氟甲烷（CHF3）等中的一种或多种。
请参阅图6至图7所示，在本发明一实施例中，在移除应力层106后，即完成对导电沟道进行应力传导。在本申请中，在进行应力传导时，在栅极103的侧壁上仅设置有较薄的第一子层1041，对导电沟道进行应力传导时无其他阻挡，可增加向导电沟道传递应力的能力。
请参阅图6至图7所示，在本发明一实施例中，在完成对导电沟道的应力传导后，向衬底100中注入碳离子，形成预掺杂区107。在本申请中，预掺杂区107位于栅极103和浅沟槽隔离结构101之间的衬底100中，且预掺杂区107与源掺杂区1051和漏掺杂区1052部分重叠。在深度方向上，预掺杂区107的深度小于源掺杂区1051和漏掺杂区1052的深度。在与深度方向垂直的水平方向上，预掺杂区107的掺杂范围超出源掺杂区1051和漏掺杂区1052，且向着靠近栅极103的一侧延伸。在本实施例中，预掺杂区107的一侧与第一子层1041的边缘对齐。在本申请中，设置预掺杂区107，可改善阈值电压失配的问题。且在此时注入碳离子，可避免因碳离子导致的源漏掺杂离子激活率降低的问题。
请参阅图7至图8所示，在本发明一实施例中，在形成预掺杂区107后，向衬底100中注入第一类型离子，形成轻掺杂漏结构108。在本申请中，轻掺杂漏结构108位于预掺杂区107中，且轻掺杂漏结构108位于源掺杂区1051/漏掺杂区1052与第一子层1041之间的预掺杂区107中。轻掺杂漏结构108的一侧与源掺杂区1051/漏掺杂区1052连接，另一侧与第一子层1041的边缘对齐。在本实施例中，形成源掺杂区1051、漏掺杂区1052和轻掺杂漏结构108时，注入的离子类型相同，即为第一类型离子。且在形成源掺杂区1051和漏掺杂区1052时的离子浓度大于形成轻掺杂漏结构108时的离子浓度，故在源掺杂区1051/漏掺杂区1052与轻掺杂漏结构108之间形成梯度浓度。
请参阅图8至图9所示，在本发明一实施例中，在形成轻掺杂漏结构108后，向衬底100中注入第二类型离子，形成袋状掺杂区109。在本申请中，两个袋状掺杂区109位于第一子层1041和栅极103底部的衬底100中，且两个袋状掺杂区109之间具有预设距离。在形成袋状掺杂区109时，掺杂的离子类型与形成轻掺杂漏结构108的离子类型相反。即当半导体结构为N型半导体结构时，袋状掺杂区109中注入的第二类型离子为硼（B）或镓（Ga）等P型杂质，当半导体结构为P型半导体结构时，袋状掺杂区109中注入的第二类型离子为磷（P）或砷（As）等N型杂质。如图9所示，在形成袋状掺杂区109时，为使袋状掺杂区109位于第一子层1041和栅极103底部的衬底100中，第二类型离子注入的方向与水平方向呈倾斜设置。
请参阅图9至图10所示，在本发明一实施例中，在形成袋状掺杂区109后，在栅极103和衬底100上形成硬掩模版层110，并退火。在本申请中，硬掩模版层110例如为氮化硅层。在形成硬掩模版层110后，对半导体结构进行尖峰退火。尖峰退火可以激活掺杂离子，同时可以使硬掩模版层110更加致密，避免因硬掩模版层110疏松而使后续刻蚀速率过快并造成工艺难以控制。如图10所示，在进行退火后，轻掺杂漏结构108和袋状掺杂区109会出现扩散。硬掩模版层110还可以防止衬底100中的离子扩散出来。
请参阅图10至图11所示，在本发明一实施例中，在完成退火后，移除硬掩模版层110。在本申请中，在完成退火后，各向异性蚀去除硬掩模版层110。
请参阅图11至图12所示，在本发明一实施例中，在移除硬掩模版层110后，形成第二侧墙。具体的，在形成第二侧墙时，在第一子层1041的外侧形成第三子层1043，第三子层1043和第一子层1041共同形成第二侧墙。在本申请中，第三子层1043为氮化硅层，且第三子层1043的厚度与第二子层1042相同。形成的第二侧墙覆盖衬底100中的轻掺杂漏结构108，以及部分源掺杂区1051和漏掺杂区1052。
请参阅图12至图13所示，在本发明一实施例中，在形成第二侧墙后，在栅极103、源掺杂区1051和漏掺杂区1052上形成金属硅化物层111。具体的，在形成金属硅化物层111时，在栅极103顶部、源掺杂区1051和漏掺杂区1052上形成一层合金层，例如为镍铂合金层。之后进行退火，使得镍铂合金层中的镍与衬底100中的硅反应，生成镍硅化物（NiSi），即为金属硅化物层111。
综上所述，本发明提供一种半导体结构的制作方法，先在衬底上形成栅极，并在栅极两侧形成较厚的第一侧墙，且第一侧墙包括覆盖栅极侧壁的第一子层，以及覆盖第一子层的第二子层。之后，向衬底中注入第一类型离子，形成源掺杂区和漏掺杂区，并移除第二子层以减薄侧墙。在减薄侧墙后，在衬底、第一子层及栅极上形成应力层，对应力层进行退火，使得应力转移至导电沟道中。在退火之后，移除应力层，依次进行碳离子注入、第一类型离子注入和第二类型离子注入，进而依次形成预掺杂区、轻掺杂漏结构和袋状掺杂区。接着，在栅极和衬底上形成硬掩模版层，并退火，以激活掺杂离子。最后，在第一子层外侧形成第三子层，以形成第二侧墙。并在栅极、源掺杂区和漏掺杂区上形成金属硅化物层。意想不到的效果是由于较厚的第一侧墙的阻挡，源掺杂区和漏掺杂区之间间距较大，且此时还未形成其他掺杂结构，故在进行热处理时，并不需要限制热预算，使得应力层中的应力可传导至导电沟道中。同时热处理可激活源掺杂区和漏掺杂区中的掺杂离子，进而降低源漏电阻，提高半导体结构的性能。而在完成应力传导后，依次在衬底中形成预掺杂区、轻掺杂漏结构和袋状掺杂区，在衬底上形成硬掩模版层，再进行退火，可在改善阈值电压失配的同时，激活掺杂离子，同时保证掺杂离子不会溢出衬底表面。且退火时形成致密的硬掩模版层在后续蚀刻过程中易完成蚀刻。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，并在所述衬底上形成栅极；
在所述栅极两侧形成第一侧墙，所述第一侧墙包括第一子层和第二子层；
向所述第一侧墙两侧的所述衬底中注入第一类型离子，形成源掺杂区和漏掺杂区，并移除所述第二子层；
在所述栅极和所述衬底上形成应力层，并通过热处理将所述应力层中的应力传导至导电沟道；
向所述衬底中注入碳离子，形成预掺杂区；
向所述衬底中注入所述第一类型离子，形成轻掺杂漏结构；
在所述栅极和所述衬底上形成硬掩模版层，并通过退火激活掺杂离子；以及
在所述第一子层两侧形成第三子层，形成第二侧墙。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述源掺杂区和所述漏掺杂区位于所述第一侧墙两侧的所述衬底中。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，在将所述应力层中的应力转到至所述导电沟道后，移除所述应力层。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述预掺杂区位于所述栅极和浅沟槽隔离结构之间的所述衬底中。
5.根据权利要求1所述的半导体结构的制作方法，其特征在于，在深度方向上，所述预掺杂区的深度小于所述源掺杂区和所述漏掺杂区的深度。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，在与深度方向垂直的水平方向上，所述预掺杂区的掺杂范围超出所述源掺杂区和所述漏掺杂区。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述轻掺杂漏结构位于所述预掺杂区中，且所述轻掺杂漏结构位于所述源掺杂区/所述漏掺杂区与所述第一子层之间的所述预掺杂区中。
8.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述轻掺杂漏结构后，所述半导体结构的制作方法还包括：
向所述衬底中注入第二类型离子，形成袋状掺杂区，所述袋状掺杂区位于所述第一子层和所述栅极底部的所述衬底中，且所述袋状掺杂区靠近所述轻掺杂漏结构。
9.根据权利要求1所述的半导体结构的制作方法，其特征在于，在通过退火激活掺杂离子后，各向异性刻蚀所述硬掩模版层，以形成所述第二侧墙。
10.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：在所述栅极底部、所述源掺杂区和所述漏掺杂区上形成金属硅化物层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310744863.9A CN116504718B (zh) | 2023-06-25 | 2023-06-25 | 一种半导体结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310744863.9A CN116504718B (zh) | 2023-06-25 | 2023-06-25 | 一种半导体结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116504718A true CN116504718A (zh) | 2023-07-28 |
| CN116504718B CN116504718B (zh) | 2023-09-12 |
Family
ID=87323402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310744863.9A Active CN116504718B (zh) | 2023-06-25 | 2023-06-25 | 一种半导体结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116504718B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116759462A (zh) * | 2023-08-22 | 2023-09-15 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制造方法 |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130069123A1 (en) * | 2011-09-16 | 2013-03-21 | Globalfoundries Inc. | Cmos semiconductor devices having stressor regions and related fabrication methods |
| US20130295735A1 (en) * | 2012-05-04 | 2013-11-07 | Tzung-I Tsai | Semiconductor process |
| CN104078360A (zh) * | 2013-03-28 | 2014-10-01 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
| CN104217955A (zh) * | 2013-06-05 | 2014-12-17 | 中芯国际集成电路制造(上海)有限公司 | N型晶体管及其制作方法、互补金属氧化物半导体 |
| CN104517822A (zh) * | 2013-09-27 | 2015-04-15 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件的制造方法 |
| CN104934375A (zh) * | 2014-03-17 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN105225937A (zh) * | 2014-06-30 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107437504A (zh) * | 2016-05-26 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN108074980A (zh) * | 2016-11-14 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US20180366580A1 (en) * | 2017-06-16 | 2018-12-20 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
| CN110034067A (zh) * | 2018-01-12 | 2019-07-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| WO2021169805A1 (zh) * | 2020-02-25 | 2021-09-02 | 长鑫存储技术有限公司 | 半导体器件制作方法 |
| CN113937005A (zh) * | 2021-12-16 | 2022-01-14 | 广州粤芯半导体技术有限公司 | 金属氧化物半导体晶体管的制造方法 |
| CN115295494A (zh) * | 2022-10-08 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN115547936A (zh) * | 2022-12-02 | 2022-12-30 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法 |
-
2023
- 2023-06-25 CN CN202310744863.9A patent/CN116504718B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130069123A1 (en) * | 2011-09-16 | 2013-03-21 | Globalfoundries Inc. | Cmos semiconductor devices having stressor regions and related fabrication methods |
| US20130295735A1 (en) * | 2012-05-04 | 2013-11-07 | Tzung-I Tsai | Semiconductor process |
| CN104078360A (zh) * | 2013-03-28 | 2014-10-01 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
| CN104217955A (zh) * | 2013-06-05 | 2014-12-17 | 中芯国际集成电路制造(上海)有限公司 | N型晶体管及其制作方法、互补金属氧化物半导体 |
| CN104517822A (zh) * | 2013-09-27 | 2015-04-15 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件的制造方法 |
| CN104934375A (zh) * | 2014-03-17 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN105225937A (zh) * | 2014-06-30 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107437504A (zh) * | 2016-05-26 | 2017-12-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN108074980A (zh) * | 2016-11-14 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| US20180366580A1 (en) * | 2017-06-16 | 2018-12-20 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
| CN110034067A (zh) * | 2018-01-12 | 2019-07-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| WO2021169805A1 (zh) * | 2020-02-25 | 2021-09-02 | 长鑫存储技术有限公司 | 半导体器件制作方法 |
| CN113937005A (zh) * | 2021-12-16 | 2022-01-14 | 广州粤芯半导体技术有限公司 | 金属氧化物半导体晶体管的制造方法 |
| CN115295494A (zh) * | 2022-10-08 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN115547936A (zh) * | 2022-12-02 | 2022-12-30 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116759462A (zh) * | 2023-08-22 | 2023-09-15 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制造方法 |
| CN116759462B (zh) * | 2023-08-22 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116504718B (zh) | 2023-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110364483B (zh) | 半导体结构及其形成方法 | |
| CN116504718B (zh) | 一种半导体结构的制作方法 | |
| KR100840661B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| CN114267722A (zh) | 半导体器件及其形成方法 | |
| CN113937005A (zh) | 金属氧化物半导体晶体管的制造方法 | |
| US20090096023A1 (en) | Method for manufacturing semiconductor device | |
| KR100540341B1 (ko) | 반도체 소자 제조방법 | |
| KR100752201B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060013110A (ko) | 반도체소자의 제조방법 | |
| US20220029014A1 (en) | Semiconductor device with isolation layer | |
| KR100343135B1 (ko) | 단채널효과를개선한모스트랜지스터제조방법 | |
| JP2733082B2 (ja) | Ｍｏｓ装置の製法 | |
| US10971592B2 (en) | Semiconductor device with gate electrode having side surfaces doped with carbon | |
| CN112951765A (zh) | 半导体结构及其形成方法 | |
| KR100452632B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20030034956A (ko) | 반도체 소자의 제조방법 | |
| KR100906500B1 (ko) | 반도체소자의 게이트 제조방법 | |
| US11482603B2 (en) | Semiconductor device and fabrication method thereof | |
| KR100613279B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
| KR100588777B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100200343B1 (ko) | 고내압 모스 트랜지스터 및 그 제조방법 | |
| KR100268865B1 (ko) | 반도체 소자의 제조방법 | |
| CN113394101A (zh) | 一种改善应力薄膜覆盖均匀性的nmos器件制造方法及其nmos器件 | |
| KR101079873B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100289394B1 (ko) | 반도체소자에서의에피택셜코발트살리사이드제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |