CN116759462A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，所述半导体器件至少包括：衬底，衬底包括多个第一有源区和多个第二有源区，且第一有源区和第二有源区的掺杂类型不同；多晶硅层，设置在第一有源区上和第二有源区上；侧墙结构，设置在衬底上，且侧墙结构贴覆在多晶硅层的侧壁上，其中，位于第一有源区上的侧墙结构具有第一厚度，位于第二有源区上的侧墙结构具有第二厚度，且第一厚度小于第二厚度；源漏掺杂区，设置在第一有源区中，且源漏掺杂区分布在多晶硅层的两侧；以及张应力膜，覆盖在衬底上、多晶硅层上和侧墙结构上。本发明提供了一种半导体器件及其制造方法，能够提升半导体器件的整体效能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
应力记忆技术（Stress Memorization Technique，SMT）是着眼于提升NMOS器件速度的应力工程。应力记忆技术对NMOS器件的性能有显著提升，但对PMOS器件的性能却有一定程度的损害。
应力记忆技术凭借对NMOS器件的拉应力作用，能够显著加快NMOS器件的电子迁移率，从而提高NMOS器件的驱动电流。而应力记忆技术的拉应力作用同时作用在PMOS器件上时，会导致PMOS器件的开启电流降低，并且可能导致PMOS器件的短沟道效应急剧恶化。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够提升半导体器件的整体性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体器件，至少包括：
衬底，所述衬底包括多个第一有源区和多个第二有源区，且所述第一有源区和所述第二有源区的掺杂类型不同；
多晶硅层，设置在所述第一有源区上和所述第二有源区上；
侧墙结构，设置在所述衬底上，且所述侧墙结构贴覆在所述多晶硅层的侧壁上，其中，位于所述第一有源区上的所述侧墙结构具有第一厚度，位于第二有源区上的所述侧墙结构具有第二厚度，且所述第一厚度小于所述第二厚度；
源漏掺杂区，设置在所述第一有源区中，且所述源漏掺杂区分布在所述多晶硅层的两侧；以及
张应力膜，覆盖在所述衬底上、所述多晶硅层上和所述侧墙结构上。
在本发明一实施例中，所述侧墙结构包括外部侧墙和多层内部侧墙，所述外部侧墙和所述内部侧墙沿所述衬底的表面堆叠分布。
在本发明一实施例中，所述外部侧墙具有第三厚度，所述第三厚度大于所述第二厚度的2/3。
本发明提供了一种半导体器件的制造方法，包括以下步骤：
提供一衬底，并在所述衬底上划分出第一有源区和第二有源区，其中所述第一有源区和所述第二有源区的掺杂类型不同；
形成多晶硅层于所述第一有源区上和所述第二有源区上；
形成侧墙结构于所述衬底上，所述侧墙结构贴覆在所述多晶硅层的侧壁上，其中，位于所述第一有源区上的所述侧墙结构具有第一厚度，位于第二有源区上的所述侧墙结构具有第二厚度，且所述第一厚度小于所述第二厚度；
形成源漏掺杂区于所述第一有源区中，且所述源漏掺杂区分布在所述多晶硅层的两侧；以及
形成张应力膜于所述衬底上、所述多晶硅层上和所述侧墙结构上。
在本发明一实施例中，在所述第一有源区中形成所述源漏掺杂区时，轰击位于所述第一有源区上的所述多晶硅层，将所述多晶硅层变为非晶化状态。
在本发明一实施例中，形成所述张应力膜后，对所述张应力膜进行第一退火，并蚀刻去除张应力膜。
在本发明一实施例中，在去除所述张应力膜后，减薄位于所述第二有源区中的所述侧墙结构。
在本发明一实施例中，在减薄位于所述第二有源区中所述侧墙结构后，于所述第二有源区中形成所述源漏掺杂区。
在本发明一实施例中，于所述第二有源区中形成所述源漏掺杂区后，对所述衬底和所述多晶硅层进行第二退火，所述第二退火温度小于所述第一退火温度。
在本发明一实施例中，在对所述衬底和所述多晶硅层进行所述第二退火后，形成硅化物层于所述多晶硅层上和所述源漏掺杂区上。
如上所述，本发明提供的半导体器件包括NMOS器件和PMOS器件，根据本发明提供的半导体器件的制造方法，能够提升NMOS器件的开启电流，并能保持PMOS器件的短沟道效应，PMOS器件的开启电流不会被降低，从而获得整体效能高的半导体器件。并且，根据本发明提供的半导体制造方法，在半导体器件性能得到提升的基础上，工艺成本低且工艺效率更高。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中有源区的分布示意图。
图2为本发明一实施例中基板的结构示意图。
图3为本发明一实施例中第一有源区中减薄后侧墙的结构示意图。
图4为本发明一实施例中在第一有源区形成源漏掺杂区的结构示意图。
图5为本发明一实施例中张应力膜的结构示意图。
图6为本发明一实施例中去除第一光阻层的结构示意图。
图7为本发明一实施例中第二有源区中减薄后侧墙的结构示意图。
图8为本发明一实施例中第二有源区中源漏掺杂区的结构示意图。
图9为本发明一实施例中硬掩膜层和第三光阻层的结构示意图。
图10为本发明一实施例中形成沉积窗口的结构示意图。
图11为本发明一实施例中硅化物层的结构示意图。
图中：100、第一有源区；200、第二有源区；10、基板；20、衬底；201、浅槽隔离结构；202、第一源极掺杂区；203、第一漏极掺杂区；204、栅极沟道；205、第二源极掺杂区；206、第二漏极掺杂区；30、栅极结构；301、栅氧层；302、多晶硅层；303、侧墙结构；3031、第一侧墙；3032、第二侧墙；3033、第三侧墙；3034、第四侧墙；40、第一光阻层；50、张应力膜；60、第二光阻层；70、硅化物层；701、硬掩膜层；7011、沉积窗口；702、第三光阻层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET），简称MOS晶体管。MOS晶体管有P型MOS管和N型MOS管之分。其中，P型MOS管也可以被称为PMOS晶体管，N型MOS管也可以被称为NMOS晶体管。PMOS晶体管是使用N型衬底和P沟道，并靠空穴的流动运送电流的MOS管。NMOS晶体管则是使用P型衬底和N沟道，并靠电子的流动运送电流的MOS管。本发明提供的半导体器件的制造方法能够凭借拉应力作用，显著加快NMOS器件的电子迁移率，从而提高NMOS器件的驱动电流。
请参阅图1和图2所示，本发明提供了一种半导体器件的制造方法，所述制造方法包括提供一基板10，基板10包括衬底20和栅极结构30。其中，栅极结构30设置在衬底20上。在本实施例中，衬底20例如为形成半导体器件的硅基材。衬底20可以包括基材以及设置在基材上方的硅层，基材例如为硅（Si）、碳化硅（SiC）、蓝宝石（Al2O3）、砷化镓（GaAs）、铝酸锂（LiAlO2）等半导体材料，硅层形成于基材上方。在本实施例中，可以在硅层中植入磷离子或砷离子或硼离子等等，以形成不同类型的半导体，例如N型半导体或P型半导体。本申请并不限制衬底20的材料以及厚度。其中，可以通过浅槽隔离工艺（Shallow Trench Isolation，STI）在衬底20中形成多个浅槽隔离结构201。浅槽隔离结构201将衬底20划分为多个有源区。其中不同的有源区可以用于形成NMOS器件或PMOS器件。在本实施例中，衬底20上划分有第一有源区100和第二有源区200。其中，可以对第一有源区100注入硼离子，形成P型有源区，并在第一有源区100上形成NMOS器件。可以对第二有源区200注入磷离子，形成N型有源区，并在第二有源区200上形成PMOS器件。
请参阅图1和图2所示，在本发明一实施例中，第一有源区100和第二有源区200上设置有栅极结构30。栅极结构30包括栅氧层301、多晶硅层302和侧墙结构303。在本实施例中，可以通过化学气相沉积（Chemical Vapor Deposition，CVD）形成栅氧层301和多晶硅层302。在本实施例中，栅氧层301设置在衬底20上，且栅氧层301覆盖部分有源区。其中栅氧层301可以是二氧化硅（SiO2）。多晶硅层302设置在栅氧层301上，且多晶硅层302的厚度大于栅氧层301的厚度。其中，侧墙结构303连接于多晶硅层302、栅氧层301和衬底20，且侧墙结构303设置在多晶硅层302的两侧。
请参阅图1和图2所示，在本发明一实施例中，形成多晶硅层302后，在多晶硅层302的侧部形成侧墙结构303。具体的，可以通过低压力化学气相沉积（Low Pressure ChemicalVapor Deposition，LPCVD）在栅氧层301和多晶硅层302的外部沉积硅酸四乙酯（Tetraethyl orthosilicate，TEOS），从而形成第一侧墙结构3031。接着，通过干法蚀刻去除部分第一侧墙结构3031，并通过化学气相沉积填补第一侧墙结构3031，形成第二侧墙结构3032。其中，第一侧墙结构3031的材料可以是二氧化硅，第二侧墙结构3032的材料可以是氮化硅（Si3N4）。接着，可以通过干法蚀刻去除部分第二侧墙结构3032，并通过低压力化学气相沉积填补第二侧墙结构3032，形成第三侧墙结构3033。接着，通过化学气相沉积在第三侧墙结构3033的侧部形成第四侧墙结构3034。其中，第三侧墙结构3033的材料可以是二氧化硅，第四侧墙结构3034的材料可以是氮化硅。在本实施例中，第四侧墙结构3034的厚度大于侧墙总厚度的2/3，以降低应力对PMOS器件所造成的影响。在本实施例中，第一侧墙结构3031的厚度可以是例如20埃~30埃。第二侧墙结构3032的厚度可以是例如50埃~80埃。第三侧墙结构3033的厚度可以是例如50埃~100埃。第四侧墙结构3034的厚度可以是例如400埃~500埃。
请参阅图2至图4所示，在本发明一实施例中，减薄位于第一有源区100上的侧墙结构303，并对衬底20注入离子，在衬底20中形成源漏掺杂区。具体的，在第一有源区100中形成第一源极掺杂区202和第一漏极掺杂区203。具体的，在第二有源区200上设置光刻胶，形成第一光阻层40。第一光阻层40覆盖在衬底20上和栅极结构30上，以及部分浅槽隔离结构201上。以第一光阻层40为掩膜，通过湿法蚀刻去除第一有源区100上的部分第四侧墙结构3034，将第四侧墙结构3034减薄例如1/5~3/5，减薄后的第四侧墙结构3034的厚度为例如200埃~300埃。其中，去除第四侧墙结构3034所使用的蚀刻液可以是乙二醇二甲醚和无水氟化氢的混合溶液，且蚀刻第四侧墙结构3034的反应温度可以是例如78℃~82℃，且具体为例如80℃。在本实施例中，在减薄第四侧墙结构3034后，对衬底20注入第一类型离子，形成第一源极掺杂区202和第一漏极掺杂区203。其中第一类型离子可以是磷离子。第一源极掺杂区202设置在衬底20中，且第一源极掺杂区202的一侧延伸至侧墙结构303的底部。第一漏极掺杂区203设置在衬底20中，且第一漏极掺杂区203的一侧延伸至侧墙结构303的底部。在形成第一源极掺杂区202和第一漏极掺杂区203的同时，第一类型离子也会注入到多晶硅层302中，并在第一类型离子的轰击作用下，形成非晶化的多晶硅层302。在形成第一源极掺杂区202和第一漏极掺杂区203后，去除第一光阻层40。
请参阅图2、图4和图5所示，在本发明一实施例中，去除第一光阻层40后，在衬底20上和栅极结构30上形成张应力膜50。具体的，在去除第一光阻层40后，通过化学气相沉积在栅极结构30上、衬底20上和浅槽隔离结构201上沉积高张应力氮化硅（Si3N4），形成张应力膜50。其中，张应力膜50的厚度为例如200埃~300埃。其中，张应力膜50覆盖在多晶硅层302上、侧墙结构303上和衬底20上，以及浅槽隔离结构201上。张应力膜50对栅极沟道204具有应力作用，从而调整栅极沟道204的能带分布，并提升栅极沟道204中的电子运输效果。由于在第二有源区200上，第四侧墙结构3034的厚度大于第一有源区100上第四侧墙结构3034的厚度，因此在第一有源区100中，张应力膜50和栅极沟道204间的距离更小，张应力膜50对第一有源区100的应力作用强，对第二有源区200的应力作用小。如图5所示，第一有源区100中，栅极沟道204和张应力膜50的距离为d1。在第二有源区200中，预备形成沟道的区域和张应力膜50的距离为d2。在本实施例中，d2＞d1。并且，d2和d1的差值可以是例如150埃~200埃。并且，第二有源区200中的多晶硅层302为多晶状态，张应力膜50的应力作用不易通过多晶状态的多晶硅层302传递至预备形成沟道的有源区域。因此，第二有源区200所受到的应力影响极小。
请参阅图2、图5和图6所示，在本发明一实施例中，在衬底20上和栅极结构30上形成张应力膜50后，对基板10进行第一退火，并在第一退火后去除张应力膜50。在本实施例中，通过尖峰退火和激光退火工艺处理张应力膜50，使张应力膜50的应力作用传递至栅极沟道204中。接着去除张应力膜50，仅保留应力作用。具体的，在对张应力膜50的第一退火工艺中，尖峰退火温度为例如1050℃~1080℃，且具体可以是例如1080℃。激光退火温度为例如1220℃~1250℃。在本实施例中，可以将基板10的表面加热至例如1250℃，不仅使应力作用被传导并保留至栅极沟道204中，也能将第一有源区100中非晶化的多晶硅层302恢复为多晶状态。且在本实施例中，高温尖峰退火，例如1080℃下的尖峰退火，可以提高张应力膜50的应力传递效果，并提升第一源极掺杂区202和第一漏极掺杂区203中砷离子和磷离子的激活率，从而提高NMOS器件的导通电流和器件性能。接着，在第一退火后，可以通过湿法蚀刻去除张应力膜50。其中，去除张应力膜50所使用的蚀刻液可以是乙二醇二甲醚和无水氟化氢的混合溶液，蚀刻的反应温度可以是例如78℃~82℃，且具体为例如80℃。
请参阅图2、图6和图7所示，在本发明一实施例中，去除张应力膜50后，减薄第二有源区200上的侧墙结构303，并对第二有源区200注入离子，形成所述源漏掺杂区。具体的，在第二有源区200中形成第二源极掺杂区205和第二漏极掺杂区206。具体的，在第一有源区100上设置光刻胶，形成第二光阻层60。第二光阻层60覆盖在第一有源区100上、栅极结构30上和部分浅槽隔离结构201上。以第二光阻层60为掩膜，通过湿法蚀刻去除第一有源区100上的部分第四侧墙结构3034，将第四侧墙结构3034减薄例如1/5~3/5，减薄后的第四侧墙结构3034的厚度为例如200埃~300埃。在本实施例中，在减薄第四侧墙结构3034后，对衬底20注入第二类型离子，形成第二源极掺杂区205和第二漏极掺杂区206。其中第二类型离子可以是硼离子。在本实施例中，第二源极掺杂区205设置在衬底20中，且第二源极掺杂区205的一侧延伸至侧墙结构303的底部。第二漏极掺杂区206设置在衬底20中，且第二漏极掺杂区206的一侧延伸至侧墙结构303的底部。具体的，第二源极掺杂区205和第二漏极掺杂区206分别延伸至第四侧墙结构3034的底部。其中，形成第二源极掺杂区205和第二漏极掺杂区206的同时，第二类型离子会注入到多晶硅层302中，并在第二类型离子轰击作用下形成非晶化的多晶硅层302。其中，在第一有源区100中和第二有源区200中所形成的源漏掺杂区的离子类型不同。且关于第一有源区100中的源漏掺杂区，第一有源区100用于形成NMOS器件，相较于用于形成PMOS器件的第二有源区200，第一有源区100中的离子扩散更加困难，因此第一有源区100也具有更高的热预算。因此本发明中，不仅能够激活第一有源区100的离子，还能避免高热预算和应力影响对第二有源区200造成损伤，从而使本发明的半导体器件具有更好的整体性能。
请参阅图2、图6至图8所示，在本发明一实施例中，在形成第二源极掺杂区205和第二漏极掺杂区206后，去除第二光阻层60。在第二有源区200上，PMOS器件的形成过程中，硼离子的扩散速度快于磷离子和砷离子的扩散速度。第一有源区100注入了第一类型离子，例如磷离子和砷离子。第二有源区200注入了第二类型离子，例如硼离子。因此第一有源区100和第二有源区200的热预算不同。第一有源区100的热预算要高于第二有源区200的热预算。其中，在注入第二类型离子之前，对第一有源区100和第一有源区100上的栅极结构30进行退火，可以避免高温退火导致第二源极掺杂区205和第二漏极掺杂区206中的离子迅速扩散，导致短沟道效应恶化。在本实施例中，形成第二源极掺杂区205和第二漏极掺杂区206后，栅极沟道204形成于第二源极掺杂区205和第二漏极掺杂区206之间。
请参阅图2和图8所示，在本发明一实施例中，接着，去除第二光阻层60，并对基板10进行第二退火。在本实施例中，通过尖峰退火工艺处理衬底20和栅极结构30，以激活第一源极掺杂区202和第一漏极掺杂区203，以及第二源极掺杂区205和第二漏极掺杂区206的掺杂离子，并同时将第二有源区200上非晶化的多晶硅层302恢复为多晶状态。在本实施例中，可以将基板10的表面加热至例如1000℃~1050℃，具体可以加热至例如1050℃，完成对第一有源区100和第二有源区200的表面退火。在本实施例中，基板10的第二退火温度低于张应力膜50的第一退火温度，从而在提升第一有源区100中NMOS器件的导通电流和器件性能，并避免热处理工艺在第二有源区200中造成PMOS器件的短沟道效应恶化。
请参阅图8至图10所示，在本发明一实施例中，对基板10进行第二退火后，在衬底20上、栅极结构30上和浅槽隔离结构201上形成硅化物层70。具体的，通过化学气相沉积在第一有源区100上、第二有源区200上、浅槽隔离结构201上、多晶硅层302上和侧墙结构303上沉积氮化硅，形成硬掩膜层701。再于硬掩膜层701上形成第三光阻层702，其中第三光阻层702覆盖在侧墙结构303上和浅槽隔离结构201上，以及衬底20的非掺杂区域上，如图9所示。以第三光阻层702为掩膜，对硬掩膜层701进行蚀刻，去除部分硬掩膜层701，并形成沉积窗口7011，以用于形成硅化物层70。去除第三光阻层702，接着通过物理气相沉积（PhysicalVapor Deposition，PVD）在沉积窗口7011处沉积金属材料，例如沉积钛（Ti）、钴（Co）和镍铂合金（NiPt）等，并设置反应温度为例如78℃~85℃，具体设置为例如80℃，使金属材料和有源区、金属材料和多晶硅层302反应形成硅化物层70。其中，硅化物层70的厚度为例如50埃~100埃。接着通过湿法刻蚀去除未发生反应的金属，再去除硬掩膜层701，形成本发明所述半导体器件。
本发明公开了一种半导体器件及其制造方法，所述半导体器件至少包括：衬底，衬底包括多个第一有源区和多个第二有源区，且第一有源区和第二有源区的掺杂类型不同；多晶硅层，设置在第一有源区上和第二有源区上；侧墙结构，设置在衬底上，且侧墙结构贴覆在多晶硅层的侧壁上，其中，位于第一有源区上的侧墙结构具有第一厚度，位于第二有源区上的侧墙结构具有第二厚度，且第一厚度小于第二厚度；源漏掺杂区，设置在第一有源区中，且源漏掺杂区分布在多晶硅层的两侧；以及张应力膜，覆盖在衬底上、多晶硅层上和侧墙结构上。根据本发明提供的一种半导体器件及其制造方法，能够提升半导体器件的整体效能。具体的，可以在提升NMOS器件的开启电流的同时，避免降低PMOS器件的开启电流，并避免造成PMOS器件的短沟道效应恶化。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体器件，其特征在于，至少包括：
衬底，所述衬底包括多个第一有源区和多个第二有源区，且所述第一有源区和所述第二有源区的掺杂类型不同；
多晶硅层，设置在所述第一有源区上和所述第二有源区上；
侧墙结构，设置在所述衬底上，且所述侧墙结构贴覆在所述多晶硅层的侧壁上，其中，位于所述第一有源区上的所述侧墙结构具有第一厚度，位于第二有源区上的所述侧墙结构具有第二厚度，且所述第一厚度小于所述第二厚度；
源漏掺杂区，设置在所述第一有源区中，且所述源漏掺杂区分布在所述多晶硅层的两侧；以及
张应力膜，覆盖在所述衬底上、所述多晶硅层上和所述侧墙结构上。
2.根据权利要求1所述的一种半导体器件，其特征在于，所述侧墙结构包括外部侧墙和多层内部侧墙，所述外部侧墙和所述内部侧墙沿所述衬底的表面堆叠分布。
3.根据权利要求2所述的一种半导体器件，其特征在于，所述外部侧墙具有第三厚度，所述第三厚度大于所述第二厚度的2/3。
4.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供一衬底，并在所述衬底上划分出第一有源区和第二有源区，其中所述第一有源区和所述第二有源区的掺杂类型不同；
形成多晶硅层于所述第一有源区上和所述第二有源区上；
形成侧墙结构于所述衬底上，所述侧墙结构贴覆在所述多晶硅层的侧壁上，其中，位于所述第一有源区上的所述侧墙结构具有第一厚度，位于第二有源区上的所述侧墙结构具有第二厚度，且所述第一厚度小于所述第二厚度；
形成源漏掺杂区于所述第一有源区中，且所述源漏掺杂区分布在所述多晶硅层的两侧；以及
形成张应力膜于所述衬底上、所述多晶硅层上和所述侧墙结构上。
5.根据权利要求4所述的一种半导体器件的制造方法，其特征在于，在所述第一有源区中形成所述源漏掺杂区时，轰击位于所述第一有源区上的所述多晶硅层，将所述多晶硅层变为非晶化状态。
6.根据权利要求4所述的一种半导体器件的制造方法，其特征在于，形成所述张应力膜后，对所述张应力膜进行第一退火，并蚀刻去除张应力膜。
7.根据权利要求6所述的一种半导体器件的制造方法，其特征在于，在去除所述张应力膜后，减薄位于所述第二有源区中的所述侧墙结构。
8.根据权利要求7所述的一种半导体器件的制造方法，其特征在于，在减薄位于所述第二有源区中所述侧墙结构后，于所述第二有源区中形成所述源漏掺杂区。
9.根据权利要求8所述的一种半导体器件的制造方法，其特征在于，于所述第二有源区中形成所述源漏掺杂区后，对所述衬底和所述多晶硅层进行第二退火，所述第二退火温度小于所述第一退火温度。
10.根据权利要求9所述的一种半导体器件的制造方法，其特征在于，在对所述衬底和所述多晶硅层进行所述第二退火后，形成硅化物层于所述多晶硅层上和所述源漏掺杂区上。
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