CN115547936A - 半导体结构的制作方法 - Google Patents

Abstract

本发明提供了一种半导体结构的制作方法。该方法包括：提供基底，基底包括衬底以及相邻设置的第一晶体管和第二晶体管，第一晶体管包括第一栅极，第二晶体管包括第二栅极，第一栅极与第二栅极之间的衬底中具有共用掺杂区，且第一栅极和第二栅极的侧壁上覆盖有第一侧墙，共用掺杂区为第一晶体管的源区和第二晶体管的漏区，或共用掺杂区为第一晶体管的漏区和第二晶体管的源区；将第一侧墙减薄，得到覆盖第一栅极和第二栅极的侧壁上的第二侧墙；在衬底上形成应力层，以覆盖第一晶体管、第二晶体管、第二侧墙和共用掺杂区；将应力层中的应力转移至第一栅极、第二栅极和共用掺杂区；去除应力层中覆盖第二侧墙之外的部分，剩余的应力层形成保护层。

Description

半导体结构的制作方法

技术领域

本发明涉及集成电路制造技术领域，具体而言，涉及一种半导体结构的制作方法。

背景技术

随着集成电路技术的不断发展，为了提高电路集成度和速度，大规模集成电路的金属层多采用多层金属布线。多层金属化产生了用金属填充接触孔的需要，以便在金属层之间形成电通路。

随着半导体尺寸的不断缩小，静态随机存储器（SRAM）作为半导体存储器中的一类重要产品，其面积也是SRAM的一个重要指标。为了节约SRAM的面积，在90nm以下的工艺代中，普遍采用共享接触孔的技术，以使电通路的连线缩短以达到节约面积的目的。通常情况下，该共享接触孔会将半导体器件的栅极结构和有源区（源区/漏区）直接连接，然而在目前的SRAM制备工艺中，在形成这种共享接触孔时，存在刻蚀工艺上的问题，容易使得与该共享接触孔连接的栅极两侧的侧墙受到侵蚀，如图1所示，从而导致共享接触电极140与侧墙下方的轻掺杂区101直接相连，从而形成漏电通道，导致器件失效。

发明内容

本发明的主要目的在于提供一种半导体结构的制作方法，以解决现有技术中由于多晶硅栅极的侧墙被刻蚀造成器件漏电的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，基底包括衬底以及相邻设置的第一晶体管和第二晶体管，第一晶体管包括位于衬底上的第一栅极，第二晶体管包括位于衬底上的第二栅极，第一栅极与第二栅极之间的衬底中具有共用掺杂区，且第一栅极和第二栅极的侧壁上覆盖有第一侧墙，共用掺杂区为第一晶体管的源区和第二晶体管的漏区，或共用掺杂区为第一晶体管的漏区和第二晶体管的源区；将第一侧墙减薄，得到覆盖第一栅极和第二栅极的侧壁上的第二侧墙；在衬底上形成应力层，以覆盖第一晶体管、第二晶体管、第二侧墙和共用掺杂区；将应力层中的应力转移至第一栅极、第二栅极和共用掺杂区；去除应力层中覆盖第二侧墙之外的部分，剩余的应力层形成保护层。

进一步地，在平行于衬底的方向上，第一侧墙具有第一厚度，第二侧墙具有第二厚度，第二厚度与第一厚度的比例大于或等于1/2。

进一步地，保护层在远离第二侧墙的方向上具有第三厚度，第三厚度与第二厚度之和大于或等于第一厚度。

进一步地，还包括：在衬底上形成刻蚀阻挡层，以覆盖第一晶体管、第二晶体管、共用掺杂区以及保护层；在刻蚀阻挡层远离衬底的一侧形成绝缘介质层；顺序刻蚀绝缘介质层和刻蚀阻挡层，以形成共享接触孔，共享接触孔贯穿至第一栅极和共用掺杂区，或共享接触孔贯穿至共用掺杂区；填充导电材料至共享接触孔中，以形成共享接触电极。

进一步地，形成刻蚀阻挡层的步骤之前，制作方法还包括：在第一栅极远离衬底的一侧、第二栅极远离衬底的一侧以及共用掺杂区远离衬底的一侧形成金属硅化物层，在形成刻蚀阻挡层的步骤中，在衬底上形成刻蚀阻挡层，以覆盖金属硅化物层和保护层，在形成共享接触电极的步骤之后，共享接触电极通过金属硅化物层与第一栅极和共用掺杂区连接。

进一步地，在形成应力层的步骤之前，制作方法还包括：对衬底进行掺杂，以使共用掺杂区、第一栅极和第二栅极处于非晶态。

进一步地，转移应力层中应力的步骤包括：对应力层进行热处理，以将应力层中的应力转移至第一栅极、第二栅极和共用掺杂区中。

进一步地，热处理为激光退火工艺。

进一步地，热处理的温度包括1100℃~1300℃，热处理的步骤之后，应力层的压应力转变为张应力，压应力包括-500MPa~-200MPa，张应力包括0.8GPa~1.5GPa。

进一步地，形成应力层的步骤包括：采用等离子体增强化学气相沉积法沉积应力薄膜材料至衬底，以形成应力层，等离子体增强化学气相沉积的温度包括450℃~500℃。

应用本发明的技术方案，提供一种半导体结构的制作方法，采用上述的制作方法，首先在减薄第一侧墙得到第二侧墙之后，使得与上述第一栅极（或第二栅极）至位于第一栅极（或第二栅极）两侧的第一侧墙远离第一栅极（或第二栅极）的表面的距离相比，第一栅极（或第二栅极）至位于第一栅极（或第二栅极）两侧的第二侧墙远离第一栅极（或第二栅极）的表面的距离更小，从而在衬底上形成覆盖第一晶体管、第二晶体管、第二侧墙和共用掺杂区的应力层之后，能够使得该应力层至第一栅极和第二栅极的距离更小，因此能够提升应力层转移应力至位于第一栅极对应的导电沟道中和第二栅极对应的导电沟道中的应力传递效果。且在去除部分应力层之后，由于保留了覆盖第二侧墙的应力层作为保护层，使得该保护层能够在平行于衬底方向上增加第二侧墙的厚度，从而后续在共用掺杂区上形成金属硅化物层时，能够有效防止由于金属硅化物层的材料扩散使得金属硅化物层与第一栅极或第二栅极接触，避免了形成漏电通道，从而防止了器件的性能下降。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了现有技术中的一种半导体结构的剖面结构示意图；

图2示出了根据本发明实施例的一种半导体结构的制作方法中，提供的基底的剖面结构示意图；

图3示出了在图2所示的结构中，形成第二侧墙的剖面结构示意图；

图4示出了在图3所示的结构中，形成应力层的剖面结构示意图；

图5示出了在图4所示的结构中，形成保护层的剖面结构示意图；

图6示出了在图5所示的结构中，形成金属硅化物层的剖面结构示意图；

图7示出了在图6所示的结构中，形成刻蚀阻挡层的剖面结构示意图；

图8示出了在图7所示的结构中，形成绝缘介质层的剖面结构示意图；

图9示出了在图8所示的结构中，形成一种共享接触孔的剖面结构示意图；

图10示出了形成另一种共享结构孔的剖面结构示意图；

图11示出了在图9所示的结构中，形成共享接触电极的剖面结构示意图；

图12示出了在图10所示的结构中，形成共享接触电极的剖面结构示意图；

图13示出了形成本发明实施例的一种半导体结构的制作方法的流程图。

其中，上述附图包括以下附图标记：

10、衬底；101、轻掺杂区；20、第一栅极；30、第二栅极；40、共用掺杂区；50、浅沟槽结构；60、第一侧墙；601、第二侧墙；70、栅介质层；80、应力层；90、保护层；100、金属硅化物层；110、刻蚀阻挡层；120、绝缘介质层；130、共享接触孔；140、共享接触电极。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所提到的，由于半导体尺寸的不断缩小，目前的SRAM制备过程中需要对其面积的设计要求是更加节约。因此，现有技术中普遍采用共享接触孔的技术，使得SRAM器件中各金属层之间的电通路的连线得到进一步地缩短，从而达到了节约面积的目的。然而为了形成上述共享接触孔，不可避免的存在刻蚀工艺过程，在此基础上，由于半导体尺寸的缩小，刻蚀上述共享接触孔时，容易使得与该共享接触孔连接的栅极两侧的侧墙受到刻蚀工艺的侵蚀，从而导致栅极与器件中的金属层连通，形成漏电通道，导致器件的失效。

为了解决上述技术问题，本申请提供一种半导体结构的制作方法，该制作方法包括：提供基底，基底包括衬底10以及相邻设置的第一晶体管和第二晶体管，第一晶体管包括位于衬底上的第一栅极20，第二晶体管包括位于衬底上的第二栅极30，第一栅极20与第二栅极30之间的衬底中具有共用掺杂区40，且第一栅极20和第二栅极30的侧壁上覆盖有第一侧墙60，共用掺杂区40为第一晶体管的源区和第二晶体管的漏区，或共用掺杂区40为第一晶体管的漏区和第二晶体管的源区，如图2所示；将第一侧墙60减薄，得到覆盖第一栅极20侧壁和第二栅极30侧壁上的第二侧墙601，如图3所示；在衬底10上形成应力层80，以覆盖第一晶体管、第二晶体管、第二侧墙601和共用掺杂区40，如图4所示；将应力层80中的应力转移至第一栅极20、第二栅极30和共用掺杂区40；去除应力层80中覆盖第二侧墙601之外的部分，剩余的应力层80形成保护层90，如图5所示。

上述半导体结构的制作方法中，首先通过减薄第一侧墙60得到第二侧墙601，由于第一侧墙60与上述第一栅极20（或第二栅极30）之间具有第一距离，减薄之后的第二侧墙601与上述第一栅极20（或第二栅极30）之间具有第二距离，则第一距离大于第二距离，从而在衬底10上形成覆盖第一晶体管、第二晶体管、第二侧墙601和共用掺杂区40的应力层80之后，能够使得该应力层80至第一栅极20和第二栅极30的距离更小，因此能够提升应力层80转移应力至位于第一栅极20和第二栅极30对应的导电沟道中的应力传递效果。且在去除部分应力层80之后，由于保留了覆盖第二侧墙601的应力层80作为保护层90，使得该保护层90能够在平行于衬底10方向上增加第二侧墙601的厚度，从而后续在共用掺杂区40上形成金属硅化物层100时，能够有效防止金属硅化物层100的材料与第一栅极20和第二栅极30接触，避免了形成又一漏电通道，从而防止了器件的性能下降。

其中，如图2所示，上述半导体结构中还包括有浅沟槽结构50和栅介质层70，浅沟槽结构50用于隔离上述半导体结构中的不同类型的晶体管，栅介质层70形成于第一栅极20和第二栅极30靠近衬底10的一侧。

下面将更详细地描述根据本发明提供的半导体结构的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

在一些可选的实施方式中，在平行于衬底10的方向上，第一侧墙60具有第一厚度，如图2所示，第二侧墙601具有第二厚度，如图3所示，第二厚度与第一厚度的比例大于或等于1/2。

上述实施方式中，位于上述第一栅极20靠近衬底10的一侧和第二栅极30靠近衬底10的一侧分别具有栅介质层70，为了对器件中的共用掺杂区40进行离子掺杂以形成源/漏区，且避免该离子掺杂过程中的离子进入栅介质层70、与第一栅极20对应的导电通道以及与第二栅极30对应的导电通道，首先设置位于上述第一栅极20和第二栅极30两侧的侧墙为第一侧墙60，且设置该第一侧墙60具有第一厚度，以使第一侧墙60能够作为离子掺杂的阻挡层，阻挡掺杂离子进入除了第一栅极20、第二栅极30以及共用掺杂区40以外的衬底10中。进一步地，如图4所示，在离子掺杂形成位于上述共用掺杂区40的源漏区之后，为了提升半导体器件的驱动电流，可以在衬底10上形成应力层80，以使应力层80的应力能够转移到到导电通道，然而，由于第一侧墙60的存在，该应力层80需要通过第一侧墙60转移应力至导电通道，因此，第一侧墙60在平行于衬底10的方向上的厚度将会影响应力层80的应力转移效果，本实施方式采用将第一侧墙60减薄至具有第二厚度的第二侧墙601的方法，以使应力层80至导电通道的距离减小，从而达到提升应力转移效果的目的。

在一些可选的实施方式中，如图5所示，保护层90在远离第二侧墙601的方向上具有第三厚度，第三厚度与第二厚度之和大于或等于第一厚度。

上述实施方式中，为了实现提升应力转移的效果，采用将第一侧墙60减薄至第二厚度，然而由于该侧墙还具有隔离第一栅极20和共用掺杂区40的目的，在平行于衬底10的方向上，减薄之后的第二侧墙601由于具有相较于第一侧墙60更薄的厚度，使得后续在共用掺杂区40上形成金属硅化物层的过程中，存在与共用掺杂区40接触设置的金属硅化物层100的材料扩散至第一栅极20或第二栅极30的现象，导致金属硅化物层100直接与第一栅极20或第二栅极30接触，从而形成漏电通道。本实施方式中通过保留应力层80中覆盖上述第二侧墙601的部分，使得该部分应力层80可以作为第二侧墙601的保护层90，并构成第二侧墙601的附加层，以阻挡与共用掺杂区40接触设置的金属硅化物层100的材料扩散至第一栅极20或第二栅极30，从而避免了形成漏电通道，如图6所示。

其中，形成上述保护层90的步骤中，可以通过各向异性刻蚀的方法，刻蚀去除应力层80覆盖在除第二侧墙601以外的部分，以保留应力层80附加至第二侧墙601的部分，通过设置上述应力层80的厚度范围，使得该应力层80在远离第一侧墙60和第二侧墙601的方向上具有第三厚度，则上述第三厚度和第二厚度之和大于第一厚度。进一步地，可以通过各向异性刻蚀和各向同性刻蚀相结合的方式，调节覆盖在第二侧墙601上的附加的保护层90的第三厚度，即可以首先通过控制各向异性刻蚀量，部分去除形成于衬底10上的应力层80，然后再利用各向同性刻蚀的方法，刻蚀去除应力层80覆盖在除第二侧墙601以外的部分，以使上述第三厚度和第二厚度之和等于第一厚度。

在一些可选的实施方式中，该半导体结构的制作方法还包括在形成保护层90的步骤之后，在衬底10上形成刻蚀阻挡层110，以覆盖第一晶体管、第二晶体管、共用掺杂区40以及保护层90，如图7所示；在刻蚀阻挡层110远离衬底10的一侧形成绝缘介质层120，如图8所示；顺序刻蚀绝缘介质层120和刻蚀阻挡层110，以形成共享接触孔130，共享接触孔130贯穿至第一栅极20和共用掺杂区40，如图9所示，或共享接触孔130贯穿至共用掺杂区40，如图10所示；填充导电材料至图9所示的共享接触孔130中，以形成共享接触电极140，如图11所示，或填充导电材料至图10所示的共享接触孔130中，以形成共享接触电极140，如图12所示。

上述实施方式中，为了在刻蚀形成共享接触孔130的过程中，避免造成衬底10、共用掺杂区40以及保护层90的刻蚀损伤，采用在衬底10上形成刻蚀阻挡层110的方式，以使高刻蚀阻挡层110覆盖第一晶体管、第二晶体管、共用掺杂区40以及保护层90，从而达到防止刻蚀损伤的目的，如图7所示。

其中，由于该保护层90的存在，使得第三厚度与第二厚度之和可以大于或等于第一厚度，使得在形成共享接触孔130的刻蚀过程中，该保护层90可以作为刻蚀牺牲层，能够防止接触电极直接与位于第二侧墙601对应的衬底10中的轻掺杂区101接触，从而避免形成漏电通道。

具体地，刻蚀阻挡层110的材料可以包括氧化硅或氧化铝等富氧材料。

在一些可选的实施方式中，形成刻蚀阻挡层110的步骤之前，制作方法还包括：在第一栅极20远离衬底10的一侧、第二栅极30远离衬底10以及共用掺杂区40远离衬底10的一侧形成金属硅化物层100，在形成刻蚀阻挡层110的步骤中，在衬底10上形成刻蚀阻挡层110，以覆盖金属硅化物层100和保护层90，在形成共享接触电极140的步骤之后，共享接触电极140通过金属硅化物层100与第一栅极20和共用掺杂区40连接，如图11所示，或共享接触电极140通过金属硅化物层100与共用掺杂区40连接，如图12所示。

上述实施方式中，如图6所示，通过在第一栅极20远离衬底10的一侧、第二栅极30远离衬底10的一侧形成金属硅化物层100，使得第一栅极20和第二栅极30的导电性能更好，且通过在共用掺杂区40远离衬底10的一侧形成金属硅化物层100，降低了位于共用掺杂区40的串联电阻和接触电阻，从而提升器件的性能。

在一些可选的实施方式中，在形成应力层80的步骤之前，制作方法还包括：对衬底10进行掺杂，以使共用掺杂区40、第一栅极20和第二栅极30处于非晶态。

上述实施方式中，通过离子注入的方式对上述衬底10进行掺杂，以使上述共用掺杂区40中的源区和漏区、第一栅极20以及第二栅极30处于非晶态，从而降低该半导体结构的阈值电压和单位面积电阻，提高该半导体结构的电学性能。

在一些可选的实施方式中，转移应力层80中应力的步骤包括：对应力层80进行热处理，以将应力层80中的应力转移至第一栅极20、第二栅极30和共用掺杂区40中。进一步地，热处理包括激光退火工艺/尖峰退火工艺。

其中，由于应力层80的材料具有高拉伸应力，在上述第一栅极20、第二栅极30以及也共用掺杂区40覆盖应力层80之后，能够对半导体结构进行作用能使应力转移到半导体器件的导电通道内，使得导电通道中形成有利于电子迁移率增加的应力结构，且该种导电通道的应力结构具有记忆效应，使得在去除应力层80之后，导电通道中的应力仍然保留。进一步地，上述应力层80的材料可以包括氮化硅，具有高拉伸应力的氮化硅可以提升晶体管载流子的迁移率。且上述实施方式中，由于热处理是在沉积应力层80之后进行的，该热处理工艺可以激活共用掺杂区40的源区和漏区中的掺杂离子，从而能够修复进行源区和漏区的掺杂时所造成的晶格损伤，同时使源区和漏区的掺杂过程中被非晶化的第一栅极20和第二栅极30重结晶。使得在应力作用下，第一栅极20和第二栅极30重结晶所得的晶粒尺寸减小，可以有效防止位于第一栅极20和第二栅极30中的掺杂离子扩散进入栅介质层70和该半导体结构中的导电通道，从而降低了栅极漏电的可能性。

上述实施方式中，可以通过激光退火的方式使得应力层80中的应力传递到第一栅极20、第二栅极30以及共用掺杂区40，且通过使用激光退火，使得在退火过程中，由于源漏区的离子掺杂导致的非晶化的第一栅极20和第二栅极30得到重结晶，且由于该应力作用下第一栅极20和第二栅极30中的重结晶的晶粒尺寸更小，从而有利于防止第一栅极20和第二栅极30中的掺杂离子进入栅介质层70和导电通道，从而能够降低栅极漏电和提高半导体器件的性能。

在一些可选的实施方式中，热处理的温度包括1100℃~1300℃，热处理的步骤之后，应力层80的压应力转变为张应力，压应力包括-500MPa~-200MPa，张应力包括0.8GPa~1.5GPa。

上述实施方式中，通过设置热处理的温度范围为1200℃，能够使得上述应力层80的应力被更好的转移至器件的导电通道中，使得器件记住该应力。

在一些可选的实施方式中，形成应力层80的步骤包括：采用等离子体增强化学气相沉积法沉积应力薄膜材料至衬底10，以形成应力层80，等离子体增强化学气相沉积的温度包括450℃~500℃。

上述实施方式中，为了使得化学反应能够在较低的温度下进行，利用了等离子体的活性来促进反应，使得具有高反应活性的中性物质很容易吸附到较低温度的衬底10表面上，发生非平衡的化学反应沉积形成应力薄膜，即应力层80。其中，该等离子体增强化学气相沉积法沉积速率快，成膜质量好，反应速度低，因此能兼容65nm和45nm工艺，有着更好的工艺兼容性。

在一些可选的实施方式中，半导体结构具有存储区域和控制电路区域，且该半导体结构包括上拉晶体管、下拉晶体管、传输晶体管、N型晶体管和P型晶体管。其中，上述上拉晶体管为P型晶体管、下拉晶体管为N型晶体管和传输晶体管为N型晶体管，上拉晶体管、下拉晶体管和传输晶体管共同构成上述半导体结构中的存储区域，即静态随机存储器，上述N型晶体管和P型晶体管共同构成上述半导体结构中的控制电路区域。通过将上拉晶体管、下拉晶体管和传输晶体管的导电沟道对应于衬底10中的区域均设置为<110>晶向，将控制电路区域的N型晶体管与P型晶体管的导电沟道对应于衬底10中的区域均设置为<100>晶向，从而使得上拉晶体管在应力层80作用下载流子（空穴）迁移率下降，下拉晶体管和传输晶体管在应力层80作用下载流子（电子）迁移率增大，控制电路区域的N型晶体管在应力层80的作用下载流子（电子）迁移率增大，P型晶体管在应力层80作用下载流子（空穴）迁移率不变，从而上拉晶体管的开启电流下降，下拉晶体管和传输晶体管的开启电流增大，控制电路区域的N型晶体管开启电流增大，P型晶体管开启电流不受应力层80影响，从而可以提高静态随机存储器的写入噪声容限。

在一些可选的实施方式中，本申请还提供了如图13所示的半导体结构的制作方法，该制作方法包括：

步骤S202，提供基底，基底包括衬底10以及相邻设置的第一晶体管和第二晶体管，第一晶体管包括位于衬底10上的第一栅极20，第二晶体管包括位于衬底10上的第二栅极30，第一栅极20与第二栅极30之间的衬底10中具有共用掺杂区40，共用掺杂区40为第一晶体管的源区和第二晶体管的漏区，或共用掺杂区40为第一晶体管的漏区和第二晶体管的源区；

步骤S204，在衬底10上形成覆盖第一栅极20侧壁和第二栅极30侧壁的第一侧墙60；

步骤S206，对上述共用掺杂区40、第一栅极20以及第二栅极30进行掺杂，以使共用掺杂区40、第一栅极20以及第二栅极30非晶化；

步骤S208，将第一侧墙60减薄，得到覆盖第一栅极20和第二栅极30的侧壁的第二侧墙601；

步骤S210，在衬底10上形成应力层80，以覆盖第一晶体管、第二晶体管、第二侧墙601和共用掺杂区40；

步骤S212，对应力层80进行热处理，以将应力层80中的应力转移至第一栅极20、第二栅极30和共用掺杂区40中；

步骤S214，去除应力层80中除覆盖第二侧墙601之外的部分，剩余的应力层80形成保护层90；

步骤S216，在第一栅极20远离衬底10的一侧、第二栅极30远离衬底10的一侧以及共用掺杂区40远离衬底10的一侧形成金属硅化物层100；

步骤S218，刻蚀绝缘介质层120，以形成贯穿至金属硅化物层100的共享接触孔，填充导电材料至共享接触孔，以形成共享接触电极140。

采用上述的制作方法，能够提升应力层80转移应力至位于第一栅极20对应的导电沟道中和第二栅极30对应的导电沟道中的应力传递效果。且在去除部分应力层80之后，由于保留了覆盖第二侧墙的应力层80作为保护层90，使得该保护层90能够在平行于衬底10方向上增加第二侧墙601的厚度，从而后续在共用掺杂区40上形成金属硅化物层100时，能够有效防止由于金属硅化物层100的材料扩散使得金属硅化物层100与第一栅极20或第二栅极30接触，避免了形成漏电通道，从而防止了器件的性能下降。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

1.通过减薄第一侧墙得到第二侧墙之后，使得与上述第一栅极（或第二栅极）至位于第一栅极（或第二栅极）两侧的第一侧墙远离第一栅极（或第二栅极）的表面的距离相比，第一栅极（或第二栅极）至位于第一栅极（或第二栅极）两侧的第二侧墙远离第一栅极（或第二栅极）的表面的距离更小，从而在基底上形成覆盖第一晶体管、第二晶体管、第二侧墙和共用掺杂区的应力层之后，能够使得该应力层至第一栅极和第二栅极的距离更小，因此能够提升应力层转移应力至位于第一栅极和第二栅极对应的导电沟道中的应力传递效果。

2.在去除部分应力层之后，由于保留了覆盖第二侧墙的应力层作为保护层，使得该保护层能够增加平行于衬底方向上的第二侧墙的厚度，从而后续在共用掺杂区上形成金属硅化物层时，能够有效防止金属硅化物层与第一栅极和第二栅极接触，避免了形成又一漏电通道，从而防止了器件的性能下降。

3.由于保留了覆盖第二侧墙的应力层作为保护层，从而在后续刻蚀形成共享接触电极的过程中，该保护层能够作为刻蚀牺牲层，使得第二侧墙不被过度刻蚀，从而避免了共享接触电极与位于该第二侧墙下方衬底中的轻掺杂区接触，从而避免形成漏电通道。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：

提供基底，所述基底包括衬底以及相邻设置的第一晶体管和第二晶体管，所述第一晶体管包括位于所述衬底上的第一栅极，所述第二晶体管包括位于所述衬底上的第二栅极，所述第一栅极与所述第二栅极之间的所述衬底中具有共用掺杂区，且所述第一栅极和所述第二栅极的侧壁上覆盖有第一侧墙，所述共用掺杂区为所述第一晶体管的源区和第二晶体管的漏区，或所述共用掺杂区为所述第一晶体管的漏区和第二晶体管的源区；

将所述第一侧墙减薄，得到覆盖所述第一栅极和所述第二栅极的侧壁上的第二侧墙；

在所述衬底上形成应力层，以覆盖所述第一晶体管、所述第二晶体管、所述第二侧墙和所述共用掺杂区；

将所述应力层中的应力转移至所述第一栅极、所述第二栅极和所述共用掺杂区；

去除所述应力层中覆盖所述第二侧墙之外的部分，剩余的所述应力层形成保护层。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，在平行于所述衬底的方向上，所述第一侧墙具有第一厚度，所述第二侧墙具有第二厚度，所述第二厚度与所述第一厚度的比例大于或等于1/2。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述保护层在远离所述第二侧墙的方向上具有第三厚度，所述第三厚度与所述第二厚度之和大于或等于所述第一厚度。

4.根据权利要求1所述的半导体结构的制作方法，其特征在于，还包括：

在所述衬底上形成刻蚀阻挡层，以覆盖所述第一晶体管、所述第二晶体管、所述共用掺杂区以及所述保护层；

在所述刻蚀阻挡层远离所述衬底的一侧形成绝缘介质层；

顺序刻蚀所述绝缘介质层和所述刻蚀阻挡层，以形成共享接触孔，所述共享接触孔贯穿至所述第一栅极和所述共用掺杂区，或所述共享接触孔贯穿至所述共用掺杂区；

填充导电材料至所述共享接触孔中，以形成共享接触电极。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，形成所述刻蚀阻挡层的步骤之前，所述制作方法还包括：

在所述第一栅极远离所述衬底的一侧、所述第二栅极远离所述衬底的一侧以及所述共用掺杂区远离所述衬底的一侧形成金属硅化物层；

在形成所述刻蚀阻挡层的步骤中，在所述衬底上形成刻蚀阻挡层，以覆盖所述金属硅化物层和所述保护层，

在形成所述共享接触电极的步骤之后，所述共享接触电极通过所述金属硅化物层与所述第一栅极和所述共用掺杂区连接。

6.根据权利要求1至5中任一项所述的半导体结构的制作方法，其特征在于，在形成所述应力层的步骤之前，所述制作方法还包括：

对所述衬底进行掺杂，以使所述共用掺杂区、所述第一栅极和所述第二栅极处于非晶态。

7.根据权利要求1至5中任一项所述的半导体结构的制作方法，其特征在于，转移所述应力层中应力的步骤包括：

对所述应力层进行热处理，以将所述应力层中的应力转移至所述第一栅极、所述第二栅极和所述共用掺杂区中。

8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述热处理为激光退火工艺。

9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述热处理的温度包括1100℃~1300℃，所述热处理的步骤之后，所述应力层的压应力转变为张应力，所述压应力包括-500MPa~-200MPa，所述张应力包括0.8GPa~1.5GPa。

10.根据权利要求1至5中任一项所述的半导体结构的制作方法，其特征在于，形成所述应力层的步骤包括：

采用等离子体增强化学气相沉积法沉积应力薄膜材料至所述衬底，以形成所述应力层，所述等离子体增强化学气相沉积的温度包括450℃~500℃。

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