CN103646877A - 一种双应力薄膜的制造方法 - Google Patents

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Abstract

本发明提供了一种双应力薄膜的制造方法，该方法在衬底上沉积一层具有张应力的氮化硅薄膜后，对NMOS区域的氮化硅薄膜进行掩盖，然后利用惰性气体离子对PMOS区域的氮化硅薄膜进行离子注入，使得PMOS区域的氮化硅薄膜从张应力薄膜转变成压应力薄膜，随后进行退火工艺，并去除NMOS区域和PMOS区域上的氮化硅薄膜，记忆在栅极结构中的应力会传导到沟道之中，不但避免了传统的SMT工艺对PMOS器件产生负面影响的问题，而且在提高NMOS器件速度的情况下，也提高了PMOS器件的性能，且工艺简单且易实施。

Description

一种双应力薄膜的制造方法
技术领域
本发明涉及集成电路制造领域，特别涉及一种双应力薄膜的制造方法。
背景技术
随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用；CMOS器件中引入应力，主要是为了提高器件载流子迁移率，在CMOS器件沟道方向（longitudinal）上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益，在沟道宽度方向（transverse）上的张应力对NMOS和PMOS器件的载流子迁移率均有益，而在垂直沟道平面方向（out-of-plane）的压应力对NMOS器件电子迁移率有益，张应力则对PMOS器件空穴迁移率有益。
应力记忆效应（SMT，Stress memorization technique）是一种CMOS工艺中引入应力的方法，通常其工艺流程为：在器件源/漏注入之后，沉积一层氮化硅薄膜保护层（cap layer），紧接着进行源/漏退火，在源/漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，在多晶硅中沿垂直沟道平面方向（out-of-plane）会产生张应力，而沟道方向（longitudinal）会产生压应力；在接下来的工艺中，氮化硅薄膜保护层被刻蚀掉，但记忆在多晶硅栅中的应力，仍然会传导到CMOS半导体器件的沟道之中，传导到沟道中的应力为垂直沟道平面方向（out-of-plane）的压应力以及沟道方向（longitudinal）上的张应力，由上述应力对CMOS器件载流子迁移率的影响可以得出，这样的应力效果对提高NMOS器件电子迁移率有益，可提高NMOS器件性能。
应变硅技术（Stain silicon）集成工艺在45纳米节点开始已经得到大范围的应用。特别对于金属前介质沉积工艺段内（PMD loop），双应力薄膜（Dual StressLiner）成为必选项，用来提高器件速度。但是就目前工艺集成来说，不同应力薄膜的交叠区域处理是一个难点，很容易因为交叠区域而造成良率的损失。目前对于交叠的问题，主要通过干法刻蚀工艺的调整或者在版图设计时候加以考虑，以尽量减少对良率的影响，但是增加了工艺控制的难度，并且上述方法都不能彻底有效地解决问题。
发明内容
本发明提供一种双应力薄膜的制造方法，解决了传统的SMT工艺对PMOS器件产生负面影响的问题，在提高NMOS器件速度的情况下，也提高了PMOS器件的性能，工艺简单且易实施。
为解决上述技术问题，本发明提供一种双应力薄膜的制造方法，包括：
提供一具有NMOS区域和PMOS区域的衬底，所述衬底上形成有氮化硅薄膜，所述氮化硅薄膜为张应力薄膜；
在所述NMOS区域的氮化硅薄膜上覆盖光阻层；
采用惰性气体离子对所述PMOS区域的氮化硅薄膜进行等离子体处理，使所述PMOS区域的氮化硅薄膜转变为压应力薄膜；
去除所述NMOS区域的氮化硅薄膜上的光阻层；
进行退火工艺；以及
去除所述NMOS区域和PMOS区域上的氮化硅薄膜。
可选的，所述惰性气体是氩气，进行惰性气体等离子体处理的时间在3～6分钟之间，惰性气体的流量在1000～6000sccm之间，反应腔压力在1～5Torr之间，射频功率在500～2000W之间。
可选的，进行等离子体处理前的氮化硅薄膜的张应力在500～2000MPa之间，进行等离子体处理后的氮化硅薄膜的压应力为-500～-3500MPa之间。
可选的，所述氮化硅薄膜的厚度在100～1000埃之间，利用等离子体增强化学气相沉积工艺在衬底上形成氮化硅薄膜。
与现有技术相比，本发明在衬底上沉积一层具有张应力的氮化硅薄膜后，进行光刻对NMOS区域的氮化硅薄膜进行掩盖，然后利用惰性气体离子如氩离子对PMOS区域的氮化硅薄膜进行离子注入，使得PMOS区域的氮化硅薄膜从张应力薄膜转变成压应力薄膜，随后进行退火工艺，并去除所述NMOS区域和PMOS区域上的氮化硅薄膜，在退火过程中会产生应力，这些应力会被记忆下来，在接下来的工艺中氮化硅薄膜尽管被去除掉，但记忆在栅极结构中的应力仍然会传导到沟道之中，如此，不但避免了传统的SMT工艺对PMOS器件产生负面影响的问题，而且在提高NMOS器件速度的情况下，也提高了PMOS器件的性能，并且工艺简单且易实施。
附图说明
图1为本发明一实施例的双应力薄膜的制造方法的流程示意图；
图2至图8为本发明一实施例的双应力薄膜的制造方法过程中的器件剖面结构示意图。
具体实施方式
尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，在衬底上沉积一层具有张应力的氮化硅薄膜后，进行光刻对NMOS区域的氮化硅薄膜进行掩盖，然后利用惰性气体离子如氩离子对PMOS区域的氮化硅薄膜进行离子注入，使得PMOS区域的氮化硅薄膜从张应力薄膜转变成压应力薄膜，随后进行退火工艺，并去除所述NMOS区域和PMOS区域上的氮化硅薄膜，在退火过程中会产生应力，这些应力会被记忆下来，在接下来的工艺中氮化硅薄膜尽管被去除掉，但记忆在栅极结构中的应力仍然会传导到沟道之中，如此，不但避免了传统的SMT工艺对PMOS器件产生负面影响的问题，而且在提高NMOS器件速度的情况下，也提高了PMOS器件的性能，并且工艺简单且易实施。
如图1所示，本发明一实施例的双应力薄膜的制造方法，包括如下步骤：
步骤S1：提供一具有NMOS区域和PMOS区域的衬底，所述衬底上形成有氮化硅薄膜，所述氮化硅薄膜为张应力薄膜；
如图2所示，首先，提供包括NMOS区域100a和PMOS区域100b的衬底100，所述NMOS区域100a上形成有第一栅极111以及围绕所述第一栅极111的第一侧墙121，所述PMOS区域100b上形成有第二栅极112以及围绕所述第二栅极112的第二侧墙122。所述衬底100包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。所述NMOS区域100a用以形成NMOS晶体管，所述PMOS区域100b用以形成PMOS晶体管。所述衬底100中还可以形成有掺杂阱，其中，所述掺杂阱可利用离子注入工艺完成，所述P型或N型的掺杂阱用于形成NMOS或PMOS的导电沟道。以NMOS为例，所述掺杂阱是P型的，该掺杂阱未示出。所述NMOS区域100a上还形成有第一栅介质层131，所述PMOS区域100b上还形成有第二栅介质层132，所述第一栅介质层131和第二栅介质层132包含氧化硅层或氮氧化硅层。所述第一侧墙121和第二侧墙122包含氧化硅层、氮氧化硅层及/或氮化硅层。此外，所述衬底100中还形成有浅沟槽隔离结构200。
如图3所示，接着，沉积形成氮化硅薄膜140，所述氮化硅薄膜140覆盖所述NMOS区域100a、PMOS区域100b、第一栅极111、第二栅极112、第一侧墙121和第二侧墙122，即，所述氮化硅薄膜140覆盖整个衬底100表面。在本实施例中，采用含氮气体在衬底100上沉积预设厚度的氮化硅薄膜140。可利用等离子体增强化学气相沉积工艺（PECVD）形成所述预设厚度的氮化硅薄膜140。其中，所述等离子体增强化学气相沉积工艺的工艺条件例如为：反应腔压力在2～10torr之间，射频功率在100～1500w之间，温度在300～450℃之间。所述等离子体增强化学气相沉积工艺的反应气体为SiH4和NH3。此步骤中还可采用氦气（He）作为反应的保护气体，以保证反应顺利进行，不被空气当中的氧气干扰。本实施例中，所述氮化硅薄膜140的预定厚度在100～1000埃之间。
步骤S2：在所述NMOS区域的氮化硅薄膜上覆盖光阻层；
如图4所示，采用传统的方法在所述NMOS区域100a的氮化硅薄膜上覆盖光阻层150a，所述光阻层150a用以遮挡所述NMOS区域100a的氮化硅薄膜不受后续的步骤影响，所述光阻层150a的厚度可根据工艺需要来进行调整。
步骤S3：采用惰性气体离子对所述PMOS区域的氮化硅薄膜进行等离子体处理，使所述PMOS区域的氮化硅薄膜转变为压应力薄膜；
如图5所示，采用惰性气体离子如氩离子对所述PMOS区域100b的氮化硅薄膜进行等离子体处理，经本申请发明人反复实验和长期研究发现，经过等离子体处理后，原本具有张应力的氮化硅薄膜转变为压应力薄膜，也就是说，经过处理后，PMOS区域100b的氮化硅薄膜转变为压应力薄膜，为描述方便，后续将经过等离子体处理的氮化硅薄膜记为氮化硅薄膜140’。在本实施例中，初始的氮化硅薄膜140的张应力在500～2000MPa之间，经过等离子处理后的氮化硅薄膜140’的压应力为-500～-3500MPa之间。本实施例中，进行惰性气体等离子体处理的时间在3～6分钟之间，惰性气体的流量在1000～6000sccm之间，反应腔压力在1～5Torr之间，射频功率在500～2000W之间。
步骤S4：去除所述NMOS区域的氮化硅薄膜上的光阻层；
如图6所示，经过步骤S4后，即可利用传统的方法去除NMOS区域100a的氮化硅薄膜上的光阻层150a。如此，即可同时获得具有较高张应力和较高压应力的双应力薄膜（氮化硅薄膜140’、140’’）。
随后，如图7和图8所示，执行步骤S5和S6，进行退火工艺，并去除所述NMOS区域和PMOS区域上的氮化硅薄膜。所述退火工艺例如是快速热退火（RTA）或者激光脉冲退火（LSA）工艺。在退火过程中，会产生应力，这些应力会被记忆下来，尽管氮化硅薄膜被去除掉，但记忆在栅极结构中的应力仍然会传导到沟道之中，有利于提高载流子迁移率，提高NMOS器件和PMOS器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (8)

1.一种双应力薄膜的制造方法，其特征在于，
提供一具有NMOS区域和PMOS区域的衬底，所述衬底上形成有氮化硅薄膜，所述氮化硅薄膜为张应力薄膜；
在所述NMOS区域的氮化硅薄膜上覆盖光阻层；
采用惰性气体离子对所述PMOS区域的氮化硅薄膜进行等离子体处理，使所述PMOS区域的氮化硅薄膜转变为压应力薄膜；
去除所述NMOS区域的氮化硅薄膜上的光阻层；
进行退火工艺；以及
去除所述NMOS区域和PMOS区域上的氮化硅薄膜。
2.如权利要求1所述的双应力薄膜的制造方法，其特征在于，所述惰性气体是氩气。
3.如权利要求2所述的双应力薄膜的制造方法，其特征在于，进行惰性气体等离子体处理的时间在3～6分钟之间，惰性气体的流量在1000～6000sccm之间，反应腔压力在1～5Torr之间，射频功率在500～2000W之间。
4.如权利要求1所述的双应力薄膜的制造方法，其特征在于，进行等离子体处理前的氮化硅薄膜的张应力在500～2000MPa之间。
5.如权利要求1所述的双应力薄膜的制造方法，其特征在于，进行等离子体处理后的氮化硅薄膜的压应力为-500～-3500MPa之间。
6.如权利要求1所述的双应力薄膜的制造方法，其特征在于，所述氮化硅薄膜的厚度在100～1000埃之间。
7.如权利要求1所述的双应力薄膜的制造方法，其特征在于，利用等离子体增强化学气相沉积工艺在衬底上形成氮化硅薄膜。
8.如权利要求1所述的双应力薄膜的制造方法，其特征在于，所述退火工艺是快速热退火或者激光脉冲退火工艺。
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