CN104409518B - 薄膜晶体管及其制备方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 33
- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 54
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 32
- 238000009413 insulation Methods 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 35
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000010884 ion-beam technique Methods 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 229910003978 SiClx Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 230000002708 enhancing effect Effects 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- VDGJOQCBCPGFFD-UHFFFAOYSA-N oxygen(2-) silicon(4+) titanium(4+) Chemical group [Si+4].[O-2].[O-2].[Ti+4] VDGJOQCBCPGFFD-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 7
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 238000001259 photo etching Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 152
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000035699 permeability Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明公开一种薄膜晶体管及其制备方法，薄膜晶体管包括：基板；多晶硅半导体层，包括沟道区、源极和漏极及至少一个轻掺杂漏区；栅绝缘层，包括下层的氧化硅层，及上层的氮化硅层或氮氧化硅层，下层的氧化硅层覆盖沟道区、源极、漏极及轻掺杂漏区，上层的氮化硅层或氮氧化硅层沉积于下层的氧化硅层上且仅覆盖轻掺杂漏区和沟道区；及栅极层，设置在上层的氮化硅层或氮氧化硅层之上且仅覆盖沟道区。多晶硅半导体层上设置双层栅绝缘层，通过一次光刻工艺，使源漏极、沟道区及轻掺杂漏区上的膜层结构不同，然后仅通过一次离子注入即可完成LDD轻掺杂和源漏区重掺杂，简化工艺步骤，节约成本，LDD掺杂和源漏区掺杂均为自对准掺杂，晶体管的电学特性较佳。
Description
技术领域
本发明涉及显示器件领域，特别是涉及薄膜晶体管及其制备方法。
背景技术
在LTPS背板工艺中，TFT源极和漏极由重掺杂的P-Si形成，而TFT的沟道区由轻掺杂的P-Si或者不掺杂的P-Si形成。为了减小源漏区电场强度，改善热载流子注入效应(HCI：hot carrier injection)，降低沟道漏电流Ioff，同时提高横向击穿电压，往往在源区和沟道之间以及漏区和沟道之间通过离子注入的方式形成一个LDD(Lightly Doped Drain，轻掺杂漏)区。LDD区离子注入剂量介于沟道区和源漏区离子注入之间。
现有工艺形成LDD和源漏极掺杂时，在栅极金属图形形成后，先利用较低的剂量进行离子注入，在栅极两侧的多晶硅岛内形成轻掺杂源漏极，然后再利用图形化的光刻胶盖住靠近轻掺杂的源漏极，实施重掺杂形成源漏极。
现有的技术需要两次光刻工艺和两次离子注入工艺，工艺步骤多，成本较高，且容易产生对位偏差影响晶体管的电学特性。
发明内容
基于此，有必要针对LDD轻掺杂和源漏区重掺杂需要两次光刻工艺和两次离子注入的问题，提供一种工艺步骤少、成本节约的薄膜晶体管的制备方法。
一种薄膜晶体管的制备方法，包括以下步骤：
在基板上形成多晶硅半导体层，所述多晶硅半导体层包括沟道区，及排列在沟道区两侧的源极和漏极；
在所述多晶硅半导体层之上依次沉积栅绝缘层和栅极层，其中所述栅绝缘层包括下层的氧化硅层，及上层的氮化硅层或氮氧化硅层；
在所述栅极层之上涂覆光刻胶，然后曝光、显影，其中所述光刻胶与沟道区相对应的区域不曝光，与源极与沟道区之间的区域相对应的区域为部分曝光，与漏极与沟道区之间的区域相对应的区域为部分曝光，与源极和漏极相对应的区域均为完全曝光；
将栅极层无光刻胶覆盖的区域蚀刻去除，及将氮化硅层无光刻胶覆盖的区域蚀刻去除；
将部分曝光的光刻胶去除；
蚀刻掉栅极层裸露在外的区域，并去除栅极层之上的光刻胶；
利用含有掺杂元素的离子束对所述多晶硅半导体层进行离子注入，得到重掺杂的源漏极、轻掺杂的轻掺杂漏区及无掺杂的沟道区。
在其中一个实施例中，所述沟道区与源极之间及沟道区与漏极之间均形成所述轻掺杂漏区，或沟道区与漏极之间形成所述轻掺杂漏区。
在其中一个实施例中，所述氧化硅层的厚度为100～200nm。
在其中一个实施例中，所述氮化硅层的厚度为20～60nm。
在其中一个实施例中，所述氧化硅层和氮化硅层采用等离子体增强化学气相沉积法获得。
在其中一个实施例中，所述氧化硅层为二氧化硅层。
还提出一种薄膜晶体管，包括：基板；设置在基板上的多晶硅半导体层，所述多晶硅半导体层包括沟道区、排列在沟道区两侧的源极和漏极以及至少一个轻掺杂漏区；栅绝缘层，沉积在多晶硅半导体层上，包括下层的氧化硅层，及上层的氮化硅层或氮氧化硅层，下层的氧化硅层覆盖沟道区、源极、漏极及轻掺杂漏区，上层的氮化硅层或氮氧化硅层沉积于下层的氧化硅层上且仅覆盖轻掺杂漏区和沟道区；及栅极层，设置在上层的氮化硅层或氮氧化硅层之上且仅覆盖沟道区。
在其中一个实施例中，其中所述沟道区与源极之间及沟道区与漏极之间均设有所述轻掺杂漏区；或沟道区与漏极之间设有所述轻掺杂漏区。
在其中一个实施例中，所述氧化硅层的厚度为100～200nm，所述氮化硅层的厚度为20～60nm。
在其中一个实施例中，所述氧化硅层为二氧化硅层。
上述薄膜晶体管的制备方法，多晶硅半导体层上设置双层栅绝缘层，然后通过一次光刻工艺，使源漏极、沟道区及轻掺杂漏区之上的膜层结构不同，然后通过一次离子注入即可完成LDD轻掺杂和源漏区重掺杂，简化了工艺步骤，节约成本，且LDD掺杂和源漏区掺杂均为自对准掺杂，晶体管的电学特性较佳。
由上述方法制得的薄膜晶体管，LDD掺杂和源漏区掺杂均为自对准掺杂形成，晶体管的电学特性较佳。此外，栅绝缘层使用双层膜，其中第二层膜使用氮化硅，采用等离子体增强化学气相沉积法生长的氮化硅中含有较高的H含量，可对P-Si中悬挂键进行修复，提高晶体管的特性。
附图说明
图1为本发明的薄膜晶体管的结构示意图；
图2为本发明的薄膜晶体管的制备方法的流程图；
图3为本发明的薄膜晶体管的制备方法中，在基板上沉积栅绝缘层的示意图；
图4为本发明的薄膜晶体管的制备方法中，光刻胶曝光方式及光刻胶曝光后的示意图；
图5为本发明的薄膜晶体管的制备方法中，栅极层和氮化硅层蚀刻之后的示意图；
图6为本发明的薄膜晶体管的制备方法中，进行灰化处理后的示意图；
图7为本发明的薄膜晶体管的制备方法中，对栅极层再次刻蚀并完全剥离光刻胶后的示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
下面结合附图，详细描述薄膜晶体管及其制备方法的较佳实施方式。
请参考图1，本发明提供一种薄膜晶体管，包括基板110、设置在基板110上的多晶硅半导体层120、设置在多晶硅半导体层120之上的栅绝缘层130，及设置在栅绝缘层130之上的栅极层140，此外基板110与多晶硅半导体层120之间还设有缓冲层150。其中，缓冲层150可防止基板110中的金属离子扩散到多晶硅半导体层120中。
基板110为TFT基板。多晶硅半导体层120采用LTPS技术形成，其包括沟道区122、排列在沟道区两侧的源极124和漏极126以及至少一个轻掺杂漏区128。本发明中，沟道区122与源极124之间设有轻掺杂漏区(LDD)128。同时，沟道区122与漏极126之间也设有轻掺杂漏区128。另外，轻掺杂漏区128也可以仅设置在沟道区122与漏极126之间。LTPS工艺中，轻掺杂漏区的设置方式本身为本领域技术人员所熟知，非本发明重点，此处不再赘述。
栅绝缘层130设置于多晶硅半导体层120之上，其作用是将多晶硅半导体层120与栅极层140隔开。参图1，本发明中，栅绝缘层130为两层结构，包括下层的氧化硅层132，及上层的氮化硅层134，其中氧化硅层132覆盖沟道区122、源极124、漏极126以及轻掺杂漏区128，而氮化硅层134沉积在氧化硅层132上仅覆盖沟道区122和轻掺杂漏区128。栅极层140设置在栅绝缘层130中的氮化硅层134上且仅覆盖沟道区122。此外，需要指出，上层的氮化硅层134也可以用氮氧化硅层替代。
换言之，本发明的薄膜晶体管，沟道区122、源极124、漏极126及轻掺杂漏区128之上的栅绝缘层130的膜层结构不同。源极124、漏极126上仅覆盖有氧化硅层132。轻掺杂漏区128上覆盖有氧化硅层132和氮化硅层134。而沟道区122上则覆盖有氧化硅层132、氮化硅层134及栅极层140。在形成LDD轻掺杂和源漏区重掺杂时，均为自对准掺杂，晶体管的电学特性较佳。此外，栅绝缘层130使用双层膜，其中第二层膜使用氮化硅，采用等离子体增强化学气相沉积法生长的氮化硅中含有较高的H含量，可对P-Si中悬挂键进行修复，提高晶体管的特性。关于自对准掺杂，后文中将结合薄膜晶体管的制备方法予以说明。
请参考图2，示意出了本发明的薄膜晶体管的制备方法的工艺流程。下面结合图1，及图3至图7详细描述图2所示的制备方法的各步骤的实施过程。
S110、在基板上形成多晶硅半导体层120，所述多晶硅半导体层120包括沟道区122，及排列在沟道区122两侧的源极124和漏极126。参考图3，首先在玻璃材质的基板110上利用LTPS技术形成多晶硅半导体层120。结合图1，多晶硅半导体层120包括沟道区122、排列在沟道区122两侧的源极124和漏极126。此时，源极124和漏极126尚未进行重掺杂，而轻掺杂漏(LDD)区128也尚未形成，本发明中，拟在沟道区122与源极124之间形成一轻掺杂漏区128，及在沟道区122与源极124之间也形成一轻掺杂漏区128。
S120、在所述多晶硅半导体层120之上依次沉积栅绝缘层130和栅极层140，其中所述栅绝缘层130包括依次沉积在所述多晶硅半导体层120之上的氧化硅层132和氮化硅层134。采用化学气相沉积或射频溅射等方式形成栅绝缘层130。
仍请参考图3，且结合图1，栅绝缘层130为两层结构，氧化硅层132和氮化硅层134。形成栅绝缘层130时，先在多晶硅半导体层120上形成覆盖整个多晶硅半导体层120的厚度为100～200nm的氧化硅层132，然后在氧化硅层132上沉积一层厚度为20～60nm的氮化硅层134。其中化学气相沉积采用PECVD(Plasma Enhanced Chemical Vapor Deposition)--等离子体增强化学气相沉积法。栅绝缘层130的第二层膜为氮化硅层134，采用PECVD生长的氮化硅中含有较高的H含量，可对P-Si中悬挂键进行修复，提高晶体管的特性。氧化硅层132为二氧化硅层。
栅极层140的材质可以为钼、铜、铝等金属或者它们的合金。其结构既可以是单层金属，也可以是多层金属相叠加。
S130、在所述栅极层140之上涂覆光刻胶200，然后曝光、显影，其中所述光刻胶200与沟道区122相对应的区域不曝光，与源极124与沟道区122之间的区域相对应的区域为部分曝光，与漏极126与沟道区122之间的区域相对应的区域为部分曝光，与源极124和漏极126相对应的区域均为完全曝光。
参图4，先在栅极层140之上涂覆覆盖整个栅极层140的光刻胶200。然后使用半色调掩模300(Half Tone Mask，HTM)进行半曝光，半色调掩模300有3种透光区域：不透光区域310、部分透光区320、完全透光区330，光刻胶200经过显影后形成如图4所示形貌。结合图1，半色调掩模300的不透光区域310对应沟道区122；部分透光区320对应多晶硅半导体层120中的源极124与沟道区122之间的区域，及对应漏极126与沟道区122之间的区域，也即部分透光区320与多晶硅半导体层120中的LDD区对应；完全透光区330则与源极124及漏极126对应。
图4显示为光刻胶200曝光显影后的示意图。光刻胶200未曝光的区域仍覆盖在栅极层140上。光刻胶200被部分曝光的区域则只剩余原来一半厚度(厚度减薄即可，不一定刚好减小为原来的一半)且也覆盖在栅极层140上。而光刻胶200被完全的区域则完全被去除，此处的栅极层140之上没有光刻胶200覆盖。
S140、将栅极层140无光刻胶200覆盖的区域蚀刻去除，及将氮化硅层134无光刻胶200覆盖的区域蚀刻去除。本步骤中，共进行两次刻蚀，干刻或湿刻均可以。第一次刻蚀，将没有光刻胶200覆盖的一部分栅极层140刻蚀掉，即将光刻胶200完全曝光区域所对应的栅极层140刻蚀掉。栅极层140的部分区域被刻蚀掉之后，这部分区域的栅极层140下方的氮化硅层134就暴露出来。此时进行第二次刻蚀，将上述的暴露出来的氮化硅层134区域刻蚀掉。最终得到如图5所示的结构。
S150、将部分曝光的光刻胶200去除。本步骤对上述基板110进行Ashing处理(灰化处理)，将之前部分曝光的光刻胶200去除掉。此过程中之前完全没有曝光的光刻胶200的厚度也会被减薄。部分曝光的光刻胶200被去除掉后，栅极层140又有部分区域裸露出来，如图6所示。
S160、蚀刻掉栅极层140裸露在外的区域，并去除栅极层140之上的光刻胶200。本步骤中，对步骤S150中再次暴露出的栅极层140进行刻蚀处理，干刻或湿刻均可以。刻蚀后对光刻胶200进行剥离。参图7，且结合图1，这时多晶硅半导体层120上的膜层结构为：有氧化硅覆盖的区域(对应源极124和漏极126)、有氧化硅和氮化硅覆盖的区域(对应LDD区)、有氧化硅、氮化硅覆盖和栅极层140覆盖的区域(对应沟道区122)。
S170、利用含有掺杂元素的离子束对所述多晶硅半导体层120进行离子注入，得到重掺杂的源漏极、轻掺杂的轻掺杂漏区128及无掺杂的沟道区122。
用含有掺杂元素的离子束对基板110进行离子注入，离子束的能量和离子的剂量可根据生产过程中实际情况进行调整。由于多晶硅半导体层120上的膜层结构的不同，实际掺杂到P-Si中的离子剂量也不同，参图1：
只有氧化硅覆盖的区域：形成重掺杂，对应于TFT基板110的源极124和漏极126。
有氧化硅和氮化硅覆盖的区域：形成轻掺杂，对应于轻掺杂漏(LDD)区128。当氮化硅用氮氧化硅替代时，则LDD区有氧化硅及氮氧化硅覆盖。
有氧化硅、氮化硅覆盖和栅极层140覆盖的区域：无掺杂，对应于TFT沟道区122。当氮化硅用氮氧化硅替代时，则TFT沟道区122有氧化硅及氮氧化硅覆盖，且还有栅极层140覆盖。
上述掺杂过程中，LDD区掺杂和源漏区掺杂均为自对准掺杂，即是用刻蚀后沟道区122上的栅极和LDD区上的氮化硅对注入的离子进行阻挡，不需要经一次光刻工艺，不需要用光刻胶对离子进行阻挡。
上述薄膜晶体管的制备方法，多晶硅半导体层120上设置双层栅绝缘层130，通过一次光刻工艺，使源漏极、沟道区122及轻掺杂漏区之上的膜层结构不同，然后即可通过一次离子注入完成LDD轻掺杂和源漏区重掺杂，简化了工艺步骤，节约成本，且LDD掺杂和源漏区掺杂均为自对准掺杂，晶体管的电学特性较佳。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种薄膜晶体管的制备方法，其特征在于，包括以下步骤：
在基板上形成多晶硅半导体层，所述多晶硅半导体层包括沟道区，及排列在沟道区两侧的源极和漏极；
在所述多晶硅半导体层之上依次沉积栅绝缘层和栅极层，其中所述栅绝缘层包括下层的氧化硅层，及上层的氮化硅层或氮氧化硅层；
在所述栅极层之上涂覆光刻胶，然后曝光、显影，其中所述光刻胶与沟道区相对应的区域不曝光，与源极与沟道区之间的区域相对应的区域为部分曝光，与漏极与沟道区之间的区域相对应的区域为部分曝光，与源极和漏极相对应的区域均为完全曝光；
将栅极层无光刻胶覆盖的区域蚀刻去除，然后将栅绝缘层的上层无栅极层覆盖的区域蚀刻去除；
将部分曝光的光刻胶去除；
蚀刻掉栅极层裸露在外的区域，并去除栅极层之上的光刻胶；
利用含有掺杂元素的离子束对所述多晶硅半导体层进行离子注入，得到重掺杂的源漏极、轻掺杂的轻掺杂漏区及无掺杂的沟道区；
其中，所述栅绝缘层的所述上层的氮化硅层或氮氧化硅层覆盖所述轻掺杂漏区及沟道区，所述栅极层覆盖所述沟道区。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述沟道区与源极之间及沟道区与漏极之间均形成所述轻掺杂漏区；或沟道区与漏极之间形成所述轻掺杂漏区。
3.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述氧化硅层的厚度为100～200nm。
4.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述氮化硅层的厚度为20～60nm。
5.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述氧化硅层和氮化硅层采用等离子体增强化学气相沉积法获得。
6.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述氧化硅层为二氧化硅层。
7.一种薄膜晶体管，其特征在于，包括：
基板；
设置在基板上的多晶硅半导体层，所述多晶硅半导体层包括沟道区、排列在沟道区两侧的源极和漏极以及至少一个轻掺杂漏区；
栅绝缘层，沉积在多晶硅半导体层上，包括下层的氧化硅层，及上层的氮化硅层或氮氧化硅层，下层的氧化硅层覆盖沟道区、源极、漏极及轻掺杂漏区，上层的氮化硅层或氮氧化硅层沉积于下层的氧化硅层上且仅覆盖轻掺杂漏区和沟道区；及
栅极层，设置在上层的氮化硅层或氮氧化硅层之上且仅覆盖沟道区；
所述薄膜晶体管通过权利要求1所述的制备方法得到。
8.根据权利要求7所述的薄膜晶体管，其特征在于，其中所述沟道区与源极之间及沟道区与漏极之间均设有所述轻掺杂漏区；或沟道区与漏极之间设有所述轻掺杂漏区。
9.根据权利要求7所述的薄膜晶体管，其特征在于，所述氧化硅层的厚度为100～200nm，所述氮化硅层的厚度为20～60nm。
10.根据权利要求7所述的薄膜晶体管，其特征在于，所述氧化硅层为二氧化硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410766417.9A CN104409518B (zh) | 2014-12-11 | 2014-12-11 | 薄膜晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410766417.9A CN104409518B (zh) | 2014-12-11 | 2014-12-11 | 薄膜晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104409518A CN104409518A (zh) | 2015-03-11 |
| CN104409518B true CN104409518B (zh) | 2018-11-09 |
Family
ID=52647131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410766417.9A Active CN104409518B (zh) | 2014-12-11 | 2014-12-11 | 薄膜晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104409518B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105118807B (zh) * | 2015-07-29 | 2018-11-06 | 深圳市华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
| CN105047567A (zh) * | 2015-08-19 | 2015-11-11 | 武汉华星光电技术有限公司 | 一种薄膜晶体管及其制作方法 |
| CN105870199A (zh) * | 2016-05-26 | 2016-08-17 | 深圳市华星光电技术有限公司 | 薄膜晶体管、薄膜晶体管的制备方法及cmos器件 |
| CN106057677B (zh) * | 2016-06-02 | 2019-01-22 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管的制作方法 |
| CN110197851A (zh) * | 2018-02-27 | 2019-09-03 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、阵列基板和电子装置 |
| CN110349859A (zh) * | 2019-07-15 | 2019-10-18 | 友达光电（昆山）有限公司 | 低温多晶硅薄膜晶体管显示面板及其制造方法 |
| CN111129162B (zh) * | 2019-12-31 | 2022-10-04 | 华南理工大学 | 一种薄膜晶体管、显示基板、显示面板及显示装置 |
| CN113517184A (zh) * | 2020-04-10 | 2021-10-19 | 中芯北方集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN112151616B (zh) * | 2020-08-20 | 2022-12-16 | 中国科学院微电子研究所 | 一种堆叠mos器件及其制备方法 |
| CN113097295A (zh) * | 2021-03-30 | 2021-07-09 | 合肥维信诺科技有限公司 | 薄膜晶体管及其制备方法、显示面板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1790164A (zh) * | 2004-12-14 | 2006-06-21 | 中华映管股份有限公司 | 薄膜晶体管及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134756A (ja) * | 2000-10-26 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| TWI382455B (zh) * | 2004-11-04 | 2013-01-11 | Semiconductor Energy Lab | 半導體裝置和其製造方法 |
| US20070296003A1 (en) * | 2006-06-08 | 2007-12-27 | Samsung Electronics Co., Ltd. | Thin Film Transistor Substrate and Method for Manufacturing the Same |
| JP5352081B2 (ja) * | 2006-12-20 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2014
- 2014-12-11 CN CN201410766417.9A patent/CN104409518B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1790164A (zh) * | 2004-12-14 | 2006-06-21 | 中华映管股份有限公司 | 薄膜晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104409518A (zh) | 2015-03-11 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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