CN111129162B - 一种薄膜晶体管、显示基板、显示面板及显示装置 - Google Patents

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Abstract

本发明公开了一种薄膜晶体管、显示基板、显示面板及显示装置。所述薄膜晶体管包括：衬底基板、有源层、栅极绝缘层、栅极、第一绝缘层、源极和漏极，其中，有源层包括中间区、源极区和漏极区，中间区包括沟道区和轻掺杂区，轻掺杂区包括第一轻掺杂区和第二轻掺杂区；栅极绝缘层覆盖中间区；栅极在衬底基板上的垂直投影与沟道区在衬底基板上的垂直投影重合。本发明实施例提供的技术方案，通过控制位于栅极相对两侧的栅极绝缘层的长度实现轻掺杂区和重掺杂区的比例调节，便捷的改变薄膜晶体管的阈值电压，降低薄膜晶体管的阈值电压的调节难度。

Description

一种薄膜晶体管、显示基板、显示面板及显示装置
技术领域
本发明实施例涉及电子器件技术领域，尤其涉及一种薄膜晶体管、显示基板、显示面板及显示装置。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)是液晶显示器中用来控制每个像素亮度的基本电路组件，随着科技的发展，多晶硅结构可在低温环境下利用激光热退火的工艺来形成，薄膜晶体管的制造由早期的非晶硅结构演进到低温多晶硅结构，这种结构工艺的变化大幅改善了薄膜晶体管的电性，也克服了玻璃基板不能耐高温的问题，使薄膜晶体管可直接于玻璃基板上形成。
阈值电压是薄膜晶体管的重要参数，直接影响薄膜晶体管的器件性能。现有技术中通常通过准确控制有源层的高导化处理过程的各个参数控制有源层的导电率，进而实现阈值电压的调节，但上述过程需要经过复杂的计算以获得高导化处理过程中的各个参数，且对高导化处理过程的精确度要求较高，导致阈值电压的调节难度较大。
发明内容
本发明提供一种薄膜晶体管、显示基板、显示面板及显示装置，以降低薄膜晶体管阈值电压的调节的难度。
第一方面，本发明实施例提供了一种薄膜晶体管，包括：
衬底基板；
位于所述衬底基板上的图形化的有源层，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；
位于所述有源层上的栅极绝缘层，所述栅极绝缘层覆盖所述中间区；
位于所述栅极绝缘层上的栅极，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上的第一绝缘层；
位于所述第一绝缘层上的源极和漏极，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接。
第二方面，本发明实施例还提供了一种显示基板，包括上述第一方面所述的薄膜晶体管。
第三方面，本发明实施例还提供了一种显示面板，包括上述第二方面所述的显示基板。
第四方面，本发明实施例还提供了一种显示装置，包括上述第三方面所述的显示面板。
第五方面，本发明实施例还提供了一种薄膜晶体管的制备方法，用于制备上述第一方面所述的薄膜晶体管，包括：
提供所述衬底基板；
在所述衬底基板上形成依次层叠的图形化的所述有源层、所述栅极绝缘层以及所述栅极；
采用PECVD工艺在所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上形成第一绝缘层，同时以所述栅极绝缘层以及所述栅极为掩膜介质，利用PECVD工艺中前驱气体分解出的氢离子对所述有源层进行高导处理，以形成所述源极区、所述漏极区、所述沟道区、所述第一轻掺杂区以及所述第二轻掺杂区；
形成所述源极和所述漏极。
本发明实施例提供的技术方案，通过形成覆盖有源层内中间区的栅极绝缘层，以及对应有源层内沟道区的栅极，使得在有源层的高导化处理过程中，位于栅极相对两侧的栅极绝缘层能够起到隔离作用，以使有源层的对应区域形成轻掺杂区，未被栅极绝缘层覆盖的有源层形成重掺杂区，进而能够通过控制位于栅极相对两侧的栅极绝缘层的长度实现轻掺杂区和重掺杂区的比例调节，便捷的改变薄膜晶体管的阈值电压，降低薄膜晶体管的阈值电压的调节难度。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是本发明实施例提供的一种薄膜晶体管的结构示意图；
图2是本发明实施例提供的一种显示基板的结构示意图；
图3是本发明实施例提供的一种显示面板的结构示意图；
图4是本发明实施例提供的一种显示装置的结构示意图；
图5是本发明实施例提供的一种薄膜晶体管的制备方法的流程示意图；
图6-图9是本发明实施例提供的一种薄膜晶体管的制备过程图；
图10-图17是本发明实施例提供的形成有源层、栅极绝缘层以及栅极时的过程图；
图18是本发明实施例提供的一种电流随电压的变化曲线图；
图19是根据图18获得的薄膜晶体管的阈值电压分布图；
图20是本发明实施例提供的又一种电流随电压的变化曲线图；
图21是根据图20获得的薄膜晶体管的阈值电压分布图；
图22是本发明实施例提供的又一种电流随电压的变化曲线图；
图23是根据图22获得的薄膜晶体管的阈值电压分布图；
图24是本发明实施例提供的一种静电防护电路的结构示意图；
图25是本发明实施例提供的一种静电防护电路的电流随电压变化的曲线图；
图26是本发明实施例提供的又一种静电防护电路的结构示意图；
图27是本发明实施例提供的又一种静电防护电路的电流随电压变化的曲线图；
图28是本发明实施例提供的又一种静电防护电路的结构示意图；
图29是本发明实施例提供的又一种静电防护电路的电流随电压变化的曲线图；
图30是本发明实施例提供的一种阵列基板行驱动电路的结构示意图；
图31是本发明实施例提供的一种阵列基板行驱动单元的结构示意图；
图32是本发明实施例提供的一种阵列基板行驱动电路的时序图；
图33是本发明实施例提供的一种阵列基板行驱动电路的输出波形图；
图34是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
图35是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
图36是本发明实施例提供的又一种阵列基板行驱动单元的结构示意图；
图37是本发明实施例提供的又一种阵列基板行驱动电路的时序图；
图38是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
图39是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图；
图40是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种薄膜晶体管、显示基板、显示面板及显示装置的具体实施方式、结构、特征及其功效，详细说明如后。
本发明实施例提供了一种薄膜晶体管，包括：
衬底基板；
位于所述衬底基板上的图形化的有源层，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；
位于所述有源层上的栅极绝缘层，所述栅极绝缘层覆盖所述中间区；
位于所述栅极绝缘层上的栅极，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上的第一绝缘层；
位于所述第一绝缘层上的源极和漏极，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接。
本发明实施例提供的技术方案，通过形成覆盖有源层内中间区的栅极绝缘层，以及对应有源层内沟道区的栅极，使得在有源层的高导化处理过程中，位于栅极相对两侧的栅极绝缘层能够起到隔离作用，以使有源层的对应区域形成轻掺杂区，未被栅极绝缘层覆盖的有源层形成重掺杂区，进而能够通过控制位于栅极相对两侧的栅极绝缘层的长度实现轻掺杂区和重掺杂区的比例调节，便捷的改变薄膜晶体管的阈值电压，降低薄膜晶体管的阈值电压的调节难度。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其他实施方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示装置器件结构的示意图并非按照一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度以及高度的三维空间尺寸。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图。如图1所示，薄膜晶体管包括衬底基板100、图形化的有源层200、栅极绝缘层300、栅极400、第一绝缘层500、源极600和漏极700。其中，图形化的有源层200位于衬底基板100上，有源层200包括中间区210，以及分别设置于中间区210相对两侧的源极区220和漏极区230，中间区210包括沟道区211和轻掺杂区212，轻掺杂区212包括分别设置于沟道区211相对两侧的第一轻掺杂区201和第二轻掺杂区202，第一轻掺杂区201靠近源极区220设置，第二轻掺杂区202靠近漏极区230设置。栅极绝缘层300位于有源层200上，栅极绝缘层300覆盖中间区210。栅极400位于栅极绝缘层300上，栅极400在衬底基板100上的垂直投影与沟道区211在衬底基板100上的垂直投影重合。第一绝缘层500位于衬底基板100、有源层200、栅极绝缘层300以及栅极400上的第一绝缘层500。源极600和漏极700位于第一绝缘层500上的，源极600与源极区220电连接，漏极700与漏极区230电连接。
需要说明的是，本实施例提供的薄膜晶体管的制备方法形成的是一种顶栅薄膜晶体管，顶栅薄膜晶体管工作时源极600和漏极700之间的电阻Rsd的计算公式如下：Rsd＝Rchannel+2×Rdoping+2×Roffset，其中，Rchannel为有源层200中沟道区211的电阻，Rdoping为源极600或漏极700与栅极绝缘层300之间的有源层200的电阻，Roffset为有源层中201或202的电阻，其长度为栅极绝缘层300与栅极400的长度之差的一半。示例性的，可以在第一绝缘层500的形成过程中同时实现对有源层200的高导化处理，此时，受高导化处理影响的对象主要为源极600或漏极700与栅极400之间的有源层200(以下统称为第一有源层)，被栅极400遮挡的有源层200的沟道区211(以下统称为第二有源层)则几乎不会受到高导化处理的影响。其中源极600或漏极700与栅极绝缘层300之间的有源层(以下统称为第三有源层)直接暴露在等离子处理氛围内，有源层200中半导体的载流子浓度急剧上升，接近导体的特性，电阻较小；未被栅极400覆盖的栅极绝缘层300对应的有源层200(以下统称为第四有源层)被遮挡，其内部半导体的载流子浓度改变量与第三有源层的载流子浓度改变量不同，使得第一绝缘层500的形成过程中，第三有源层和第四有源层经高导化处理后的电阻存在较大差异。假设，第三有源层高导化处理后单位长度电阻为rdoping，第三有源层的长度为Ldoping，第四有源层高导化处理后单位长度电阻为roffset，第四有源层的长度为Loffset，则存在以下关系：Rdoping＝Ldoping×rdoping，Roffset＝Loffset×roffset。另一方面，在相同工艺中，可以认为rdoping和roffset的数值是不变的，Roffset的电阻只与Loffset的长度正相关，即Loffset的长度越大，Roffset电阻越大，Ldoping保持不变时，在源极600和漏极700两端造成的压降越大，导致施加在有源层200的沟道区211两端的电压减少，薄膜晶体管的阈值电压增大。因此可以通过改变第四有源层的长度，即可实现对薄膜晶体管阈值电压的可控调节。
值得注意的是，rdoping和roffset与第一绝缘层500的沉积工艺相关，因此，薄膜晶体管的阈值电压的调控幅度与第一绝缘层500的沉积工艺相关，可通过选择合适的第一绝缘层500的沉积工艺获得对应的阈值电压的调控幅度。
本实施例提供的技术方案，通过形成覆盖有源层200内中间区210的栅极绝缘层300，以及对应有源层200内沟道区211的栅极400，使得在有源层200的高导化处理过程中，位于栅极400相对两侧的栅极绝缘层300能够起到隔离作用，以使有源层200的对应区域形成轻掺杂区212，未被栅极绝缘层300覆盖的有源层200形成重掺杂区，进而能够通过控制位于栅极400相对两侧的栅极绝缘层300的长度实现轻掺杂区212和重掺杂区的比例调节，便捷的改变薄膜晶体管的阈值电压，降低薄膜晶体管的阈值电压的调节难度。
示例性的，沟道区211的长度取值范围可以为0.5～10.0um。这样的设置使得薄膜晶体管器件具有良好的性能和适宜的器件尺寸。
可选的，栅极绝缘层300的厚度取值范围为150nm～500nm，以保证有源层能够形成有效的轻掺杂区201和202。
在本实施例中，栅极绝缘层300的材料可以包括氧化硅、氮氧化硅、氮化硅、氧化铝、氧化钛、氧化铪、氧化钽以及氧化锆中的至少一种，可以理解的是，栅极绝缘层300包括两种以上材料时，其可以为叠层结构，每个膜层采用一种材料形成。
需要说明的是，采用上述材料形成的栅极绝缘层300具有良好的绝缘特性，且能够在有源层200的高导化处理过程中起到适宜的隔离作用。可以理解的是，上述材料仅作为栅极绝缘层300的示例性材料，在本实施例的其他实施方式中，栅极绝缘层300还可以为其他具有上述特性的材料。
可选的，第一轻掺杂区201和第二轻掺杂区202的长度取值范围均可以为0.1～1.5um。
需要说明的是，在一定长度的中间区212中，第一轻掺杂区201和第二轻掺杂区202的长度过大会导致沟道区211的长度减小，可能使得器件无法“关断”，实验证明第一轻掺杂区201和第二轻掺杂区202的长度取值范围为0.1～1.5μm时，薄膜晶体管的沟道区211长度适宜，且第一轻掺杂区201和第二轻掺杂区202能够有效调节薄膜晶体管的阈值电压。
继续参见图1，薄膜晶体管器件还可以包括位于源极600、漏极700以及第一绝缘层500上的第二绝缘层900。
示例性的，第二绝缘层900可以是无机材料，也可以是有机材料。第二绝缘层900作为保护层，能够有效隔离水氧，并起到平坦化的作用。
可选的，所述有源层200的主体材料可以为金属氧化物半导体，掺杂材料可以为稀土氧化物和/或过渡族金属氧化物。
需要说明的是，金属氧化物半导体中的金属元素可以为In、Ga、Sn中的一种元素或两种及以上的任意组合。
还需要说明的是，金属氧化物半导体为主体材料的薄膜晶体管具有较高的迁移率，约为1～100cm2/(V·s)，且制作工艺相对简单，可以和a-Si工艺兼容，制造成本较低，具有优异的大面积均匀性，是有源层200材料的较佳选择。但是金属氧化物易受到可移动金属粒子、氢粒子及氧空位等的掺杂效应影响，，对器件的性能影响极大，特别是对器件光稳定性方面的影响是限制其产业化应用的一大障碍。
为解决上述问题，本实施例在金属氧化物半导体中掺杂稀土氧化物和/或过渡族金属氧化物。具体的，在金属氧化物半导体中掺杂稀土氧化物后，因为稀土元素具有较高的断键能、较低的电负性，对氧的束缚能力强，可以有效控制氧空位的浓度；而且，掺入的稀土元素能在金属氧化物半导体的费米能级附近形成快速的非辐射复合中心，有效抑制光生载流子对器件性能的影响，从根本上改善了器件的光稳定性。另一方面，在金属氧化物半导体中掺杂过渡族金属氧化物，能够在保持较好性能的前提下提升金属氧化物半导体可承受的工艺温度，并增大金属氧化物半导体的抗轰击能力，进一步提高薄膜晶体管的器件稳定性。
基于上述有益效果，本实施例设置在金属氧化物半导体中掺杂稀土氧化物、过渡族金属氧化物或稀土氧化物和过渡族金属氧化物，可根据实际需求选择对应的掺杂方案进行掺杂。
可选的，有源层200的材料为在金属氧化物(Metal Oxide,MO)材料中掺入一定量的稀土氧化物(Rare-earth Oxides,RO)和过渡族金属氧化物(Transition metal Oxides，TO)作为稳定剂，形成(MO)x(RO)y(TO)z的有源层材料，其中0<x<1，0.0001≤y≤0.20，0≤z≤0.20，x+y+z＝1。所述金属氧化物材料MO中M为In、Ga、Sn中的一种元素或两种及以上的任意组合。稀土氧化物RO材料包含：氧化镨、氧化铽、氧化镝、氧化镱中的一种或任意两种及以上材料组合。过渡族金属氧化物TO材料包含：氧化锌、氧化钪、氧化钇、氧化钛、氧化锆、氧化铪、氧化钨、氧化钒、氧化铌、氧化钽中的一种或任意两种及以上材料组合。
示例性的，金属氧化物MO满足：2.0≤In/Ga,或1.0≤In/Sn。
示例性的，稀土氧化物可以为氧化镨、氧化铽、氧化镝、氧化镱中的一种或任意至少两种的组合，具体的，稀土氧化物满足：0.001≤y≤0.10。
示例性的，过渡族金属氧化物可以为氧化锌、氧化钪、氧化钇、氧化钛、氧化锆、氧化铪、氧化钨、氧化钒、氧化铌、氧化钽中的一种或任意至少两种的组合，具体的，过渡族金属氧化物满足：0.01≤z≤0.10。
需要说明的是，在能够达到上述掺杂有益效果的前提下，本实施例中稀土氧化物和过渡族金属氧化物的材料不限于上述示例中提出的材料。
图2是本发明实施例提供的一种显示基板的结构示意图。如图2所示，显示基板1包括本发明任意实施例所述的薄膜晶体管10。由于本发明提供的显示基板1包括如本发明实施例提供的任意所述的薄膜晶体管10，其具有其所包括的薄膜晶体管10相同或相应的有益效果，此处不再赘述。
图3是本发明实施例提供的一种显示面板的结构示意图。如图3所示，显示面板2包括本发明任意实施例所述的显示基板1。由于本发明提供的显示面板2包括如本发明实施例提供的任意所述的显示基板1，其具有其所包括的显示基板1相同或相应的有益效果，此处不再赘述。
图4是本发明实施例提供的一种显示装置的结构示意图。如图4所示，显示装置3包括本发明任意实施例所述的显示面板2。由于本发明提供的显示装置3包括如本发明实施例提供的任意所述的显示面板2，其具有其所包括的显示面板2相同或相应的有益效果，此处不再赘述。
图5是本发明实施例提供的一种薄膜晶体管的制备方法的流程示意图。该薄膜晶体管的制备方法用于制备本发明任意实施例提供的薄膜晶体管。如图5所示，薄膜晶体管的制备方法具体可以包括如下：
步骤11、提供衬底基板。
如图6所示，提供一衬底基板100。
步骤12、在衬底基板上形成依次层叠的图形化的有源层、栅极绝缘层以及栅极。
如图7所示，在衬底基板100上形成依次层叠的图形化的有源层200、栅极绝缘层300以及栅极400。
步骤13、采用PECVD工艺在衬底基板、有源层、栅极绝缘层以及栅极上形成第一绝缘层，同时以栅极绝缘层以及栅极为掩膜介质，利用PECVD工艺中前驱气体分解出的等离子体对有源层进行高导处理，以形成沟道区、第一轻掺杂区以及第二轻掺杂区。
如图8所示，采用PECVD工艺在衬底基板100、有源层200、栅极绝缘层300以及栅极400上形成第一绝缘层500，同时以栅极绝缘层300以及栅极400为掩膜介质，利用PECVD工艺中前驱气体分解出的等离子体对有源层200进行高导处理，以形成源极区220、漏极区230、沟道区211、第一轻掺杂区201以及第二轻掺杂区202。
可选的，PECVD工艺可选择的辉光放电气体包括He、N2O，Ar，H2以及NH3等。
步骤14、形成源极和漏极。
如图9所示，形成源极600和漏极700，源极600和源极区220电连接，漏极700和漏极区230电连接。
本实施例提供的技术方案，通过在衬底基板上形成依次层叠的图形化的有源层、栅极绝缘层以及栅极，采用PECVD工艺在衬底基板、有源层、栅极绝缘层以及栅极上形成第一绝缘层，同时以栅极绝缘层以及栅极为掩膜介质，利用PECVD工艺中前驱气体分解出的等离子体对有源层进行高导处理，以形成源极区、漏极区、沟道区、第一轻掺杂区以及第二轻掺杂区，形成源极和漏极，使得在有源层的高导化处理过程中，位于栅极相对两侧的栅极绝缘层能够起到隔离作用，以使有源层的对应区域形成轻掺杂区，未被栅极绝缘层覆盖的有源层形成重掺杂区，进而能够通过控制位于栅极相对两侧的栅极绝缘层的长度实现轻掺杂区和重掺杂区的比例调节，便捷的改变薄膜晶体管的阈值电压，降低薄膜晶体管的阈值电压的调节难度。
示例性的，在衬底基板上形成依次层叠的图形化的有源层、栅极绝缘层以及栅极可以采用如下方式实现：如图10所示，在衬底基板100上形成图形化的有源层200。具体的，可以先在衬底基板100上形成整层的有源层200，再通过黄光工艺实现有源层200的图形化。示例性的，有源层200的主体材料可以为金属氧化物半导体，掺杂材料可以为稀土氧化物和过渡族金属氧化物，对应的衬底基板100可选用玻璃基板。如图11所示，在有源层200上形成栅极绝缘层300。然后在栅极绝缘层300上形成栅极400，以得到图7所示结构。可以理解的是，栅极绝缘层300和栅极400均能够采用有源层200的上述制备方式形成。
可选的，在衬底基板上形成依次层叠的图形化的有源层、栅极绝缘层以及栅极还可以采用如下方式实现：如图10所示，在衬底基板100上形成图形化的有源层200。如图12所示，在有源层200上形成覆盖衬底基板100以及有源层200的整层栅极绝缘层310。其中，整层栅极绝缘层310在衬底基板100上的垂直投影与衬底基板100对应表面重合。如图13所示，在整层栅极绝缘层310上形成整层栅极层410。其中，整层栅极绝缘层310在衬底基板100上的垂直投影与衬底基板100对应表面也重合。如图14所示，在整层栅极层410上形成图形化的光刻胶层320，光刻胶层320包括第一光刻胶部301和第二光刻胶部302，第一光刻胶部301长度大于第二光刻胶部302的长度，且第一光刻胶部301的长度等于待形成薄膜晶体管的中间区的长度，第二光刻胶部302的长度等于待形成薄膜晶体管的栅极的长度，且第一光刻胶部301和第二光刻胶部302的位置关系与待形成薄膜晶体管内中间区和栅极的位置关系相同。示例性的，可以采用灰度掩膜版形成具有上述形状的光刻胶层，灰度掩膜版不同区域的透光性不同，可根据需要采用合适的灰度掩膜版实现相应的光刻胶层图形化。如图15所示，以光刻胶层320为掩膜，图形化整层栅极绝缘层以及整层栅极，以获得栅极绝缘层300以及准栅极420。具体的，首先采用湿法刻蚀工艺图形化整层栅极层，然后再采用干法刻蚀图形化整层栅极绝缘层。如图16所示，减薄光刻胶层320，减薄后的光刻胶层320在衬底基板100上的垂直投影与待形成薄膜晶体管中沟道区的长度以及位置相同。示例性的，可以采用氧气等离子体实现光刻胶的减薄。如图17所示，以减薄后的光刻胶层为掩膜，图形化准栅极。再去除减薄后的光刻胶层，以获得栅极400，进而得到图7所示结构。示例性的，可采用湿法刻蚀工艺或干法刻蚀工艺图形化准栅极。值得注意的是，图形化整层栅极和准栅极时，需要保证刻蚀液体或气体不会腐蚀暴露的有源层200。
示例性的，栅极绝缘层300可采用等离子化学气相沉积工艺，物理气相沉积工艺，原子层沉积工艺或脉冲激光沉积工艺制备。
可选的，形成源极和漏极之后，还可以包括：在源极、漏极以及第一绝缘层上形成第二绝缘层，以获得图1所示薄膜晶体管。
示例性的，PECVD工艺的前驱气体可以包括SiH4和NH3。
进一步的，SiH4和NH3的比值取值范围可以为1：1～1：4。
在本实施例中，PECVD工艺可以采用N2，He，N2O，O2或Ar作为辅助前驱气体。
需要说明的是，本实施例对PECVD工艺采用的气体种类、各气体之间的比例关系、前驱气体的种类以及辅助前驱气体的种类均不作具体限定，在本实施例的其他实施方式中，还可以为上述示例外的其他情况。
示例性的，栅极、源极和漏极可以为单层膜结构或多层膜结构，每层膜的材料可以为Al，Mo，Cu，Ti，Au，Ag、ITO、石墨烯或碳纳米管等。
可选的，栅极、源极和漏极的厚度取值范围均可以为150～500nm。
以下提供三组制备薄膜晶体管的具体示例。
示例一
形成第一轻掺杂区和第二轻掺杂区的长度分别为L1、L2、L3、L4和L5的五个薄膜晶体管，其宽长比均为10:5μm，其中，L1＝1.5um，L2＝1.0um，L3＝0.5um，L4＝0.1um，L5＝0um。特别地，L5＝0um亦可对应为未有offset特征的参考器件。
形成上述五个薄膜晶体管的具体方法如下：
在衬底基板上形成整层有源层，整层有源层的主体材料为氧化物半导体，掺杂材料为钽，厚度为20nm，然后对整层有源层进行图形化，以获得有源层；
采用PECVD工艺在有源层上形成整层栅极绝缘层，整层栅极绝缘层为单层SiO2薄膜，厚度为300nm，沉积温度为230℃，采用的气体及气体比例为SiH4/N2O＝4/300sccm；
采用PVD在整层栅极绝缘层上形成整层栅极，整层栅极的材料为Mo，厚度为200nm，然后图形化整层栅极，形成长度为5.0um的栅极；
在栅极上形成光刻胶层，光刻胶层的厚度为2.5μm，光刻胶的宽度分别为8.0um/7.0um/6.0um/5.2um/5.0um；
利用自对准干法刻蚀工艺，以光刻胶层为掩膜，对整层栅极绝缘层进行刻蚀，以获得栅极绝缘层，然后去除光刻胶层；
采用PECVD工艺制备第一绝缘层，第一绝缘层为双层结构的SiNx/SiO2，第一绝缘层的总厚度为250nm，沉积温度为350℃。其中，SiNx沉积参数为：SiH4/NH3/N2＝5/20/270sccm，功率为200W，压力为120Pa；SiO2沉积参数为：SiH4/N2O＝15/300sccm，功率为150W，压力为120Pa；并在第一绝缘层的形成过程中对有源层进行高导化处理；
采用PVD工艺在第一绝缘层上形成金属层，金属层的材料为Mo，厚度为200nm，然后图形化金属层以形成源极和漏极；
形成第二绝缘层。
图18是本发明实施例提供的一种电流随电压的变化曲线图。图19是根据图18获得的薄膜晶体管的阈值电压分布图。具体的，图18示意出了示例一形成的五个薄膜晶体管的漏极电流随栅极电压的变化曲线图，图19中分别标识出了图18中五个薄膜晶体管的阈值电压，并将采用线段将上述五个阈值电压依次连接，形成薄膜晶体管的阈值电压分布图。其中，L1＝1.5um，L2＝1.0um，L3＝0.5um，L4＝0.1um，L5＝0um，在图19中第一轻掺杂区和第二轻掺杂区的长度分别为L1、L2、L3、L4和L5的五个薄膜晶体管的阈值电压分别为O1、O2、O3、O4和O5。根据图18和图19可知，薄膜晶体管的阈值电压与薄膜晶体管第一轻掺杂区和第二轻掺杂区的长度呈正相关关系，进而能够通过简单的改变第一轻掺杂区和第二轻掺杂区的长度可控性调节薄膜晶体管的阈值电压。
示例二
形成第一轻掺杂区和第二轻掺杂区的长度分别为L6、L7、L8、L9和L10的五个薄膜晶体管，其宽长比均为10:5μm，其中，L6＝1.5um，L7＝1.0um，L8＝0.5um，L9＝0.1um,L10＝0um。特别地，L10＝0um亦可对应为未有offset特征的参考器件。
形成上述五个薄膜晶体管的具体方法如下：
在衬底基板上形成整层有源层，整层有源层的主体材料为氧化物半导体，掺杂材料为镨，厚度为20nm，然后对整层有源层进行图形化，以获得有源层；
采用PECVD工艺在有源层上形成整层栅极绝缘层，整层栅极绝缘层为单层SiO2薄膜，厚度为300nm，沉积温度为230℃，采用的气体及气体比例为SiH4/N2O/Ar＝4/300/300sccm；
采用PVD在整层栅极绝缘层上形成整层栅极，整层栅极为Mo和Al的叠层结构，其中，Mo层和Al层的厚度分为100nm和50nm，然后图形化整层栅极，形成长度为3.0um的栅极；
在栅极上形成光刻胶层，光刻胶层的厚度为2.5μm，光刻胶的宽度分别为6.0um/5.0um/4.0um/3.2um/3.0um；
利用自对准干法刻蚀工艺，以光刻胶层为掩膜，对整层栅极绝缘层进行刻蚀，以获得栅极绝缘层，然后去除光刻胶层；
采用PECVD工艺制备第一绝缘层，第一绝缘层为SiO2单层结构，第一绝缘层的总厚度为300nm，沉积温度为350℃。其中，SiO2沉积参数为：SiH4/N2O＝15/300sccm，功率为150W，压力为120Pa；在沉积SiO2之前，先对采用NH3等离子进行预处理，NH3预处理工艺的参数为：NH3/N2＝20/600sccm，功率为100W，压力为100Pa，时间为100秒；并在第一绝缘层的形成过程中对有源层进行高导化处理；
采用PVD工艺在第一绝缘层上形成金属层，金属层的材料为Mo，厚度为200nm，然后图形化金属层以形成源极和漏极；
形成第二绝缘层。
图20是本发明实施例提供的又一种电流随电压的变化曲线图。图21是根据图20获得的薄膜晶体管的阈值电压分布图。具体的，图20示意出了示例二形成的五个薄膜晶体管的漏极电流随栅极电压的变化曲线图，图21中分别标识出了图20中五个薄膜晶体管的阈值电压，并将采用线段将上述五个阈值电压依次连接，形成薄膜晶体管的阈值电压分布图。其中，L6＝1.5um，L7＝1.0um，L8＝0.5um，L9＝0.1um，L10＝0um。在图21中第一轻掺杂区和第二轻掺杂区的长度分别为L6、L7、L8、L9和L10的五个薄膜晶体管的阈值电压分别为O6、O7、O8、O9和O10。根据图20和图21亦可得，薄膜晶体管的阈值电压与薄膜晶体管第一轻掺杂区和第二轻掺杂区的长度呈正相关关系，进而能够通过简单的改变第一轻掺杂区和第二轻掺杂区的长度可控性调节薄膜晶体管的阈值电压。
示例三
形成第一轻掺杂区和第二轻掺杂区的长度分别为L11、L12、L13、L14和L15的五个薄膜晶体管，其宽长比均为10:5μm，其中，L11＝1.5um，L12＝1.0um，L13＝0.5um，L14＝0.1um，L15＝0um。特别地，L15＝0um亦可对应为未有offset特征的参考器件。
形成上述五个薄膜晶体管的具体方法如下：
在衬底基板上形成整层有源层，整层有源层的主体材料为氧化物半导体，掺杂材料为镱，厚度为30nm，然后对整层有源层进行图形化，以获得有源层；
采用PECVD工艺在有源层上形成整层栅极绝缘层，整层栅极绝缘层为单层SiO2薄膜，厚度为300nm，沉积温度为250℃，采用的气体及气体比例为SiH4/N2O/Ar＝6/300/300sccm；
采用PVD在整层栅极绝缘层上形成整层栅极，整层栅极为Mo、Al和Mo的叠层结构，其中，Mo层、Al层和Mo层的厚度分为50nm、150nm和50nm，然后图形化整层栅极，形成长度为5.0um的栅极；
在栅极上形成光刻胶层，光刻胶层的厚度为2.5μm，光刻胶的宽度分别为8.0um/7.0um/6.0um/5.2um/5.0um；
利用自对准干法刻蚀工艺，以光刻胶层为掩膜，对整层栅极绝缘层进行刻蚀，以获得栅极绝缘层，然后去除光刻胶层；
采用PECVD工艺制备第一绝缘层，第一绝缘层为SiO2单层结构，第一绝缘层的总厚度为300nm，沉积温度为350℃。其中，SiO2沉积参数为：SiH4/N2O＝15/300sccm，功率为200W，压力为150Pa；在沉积SiO2之前，先对采用H2等离子进行预处理，H2预处理工艺的参数为：H2/N2＝50/300sccm，功率为80W，压力为120Pa，时间为150秒；并在第一绝缘层的形成过程中对有源层进行高导化处理；
采用PVD工艺在第一绝缘层上形成金属层，金属层的材料为Mo，厚度为200nm，然后图形化金属层以形成源极和漏极；
形成第二绝缘层。
图22是本发明实施例提供的又一种电流随电压的变化曲线图。图23是根据图22获得的薄膜晶体管的阈值电压分布图。具体的，图22示意出了示例三形成的五个薄膜晶体管的漏极电流随栅极电压的变化曲线图，图23中分别标识出了图22中五个薄膜晶体管的阈值电压，并将采用线段将上述五个阈值电压依次连接，形成薄膜晶体管的阈值电压分布图。其中，L11＝1.5um，L12＝1.0um，L13＝0.5um，L14＝0.1um，L15＝0um，在图23中第一轻掺杂区和第二轻掺杂区的长度分别为L11、L12、L13、L14和L15的五个薄膜晶体管的阈值电压分别为O11、O12、O13、O14和O15。根据图22和图23亦可得，薄膜晶体管的阈值电压与薄膜晶体管第一轻掺杂区和第二轻掺杂区的长度呈正相关关系，进而能够通过简单的改变第一轻掺杂区和第二轻掺杂区的长度可控性调节薄膜晶体管的阈值电压。
以下提供薄膜晶体管的两种具体应用。
应用一：静电防护电路
图24是本发明实施例提供的一种静电防护电路的结构示意图。如图24所示，静电防护电路10包括两个串联连接的静电防护单元11，两个静电防护单元11配合实现释放静电，静电防护单元11包括至少一个薄膜晶体管。示例性的，继续参见图24，两个静电防护单元11包括第一静电防护单元101和第二静电防护单元102，第一静电防护单元101包括第一薄膜晶体管T1，第二静电防护单元102包括第二薄膜晶体管T2，第一薄膜晶体管T1的栅极G1和源极S1电连接电源VDD，第二薄膜晶体管T2的栅极G2和源极S2电连接第一薄膜晶体管T1的漏极D1，第二薄膜晶体管T2的漏极D2接地。
图25是本发明实施例提供的一种静电防护电路的电流随电压变化的曲线图。具体的，图25示意出了五种静电防护电路的电流随电压变化的曲线，该五种静电防护电路均具有图24所示静电防护电路结构，且五种静电防护电路中薄膜晶体管的阈值电压分别为V1、V2、V3、V4和V5，其中，V1＝1.14V，V2＝1.64V，V3＝2.14V，V4＝2.64V，V5＝3.14V。需要说明的是，本实施例提供的顶栅薄膜晶体管结构中，第一轻掺杂区和第二轻掺杂区的长度越大，顶栅薄膜晶体管的阈值电压越高。如图25所示，薄膜晶体管的阈值电压越大，在信号正常工作时，静电防护电路的漏电电流越小，性能越好，因此，将本发明提供的薄膜晶体管应用于图24所示的静电防护电路中时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以提升静电防护电路的性能。
图26是本发明实施例提供的又一种静电防护电路的结构示意图。如图26所示，至少一个薄膜晶体管的数量为4。两个静电防护单元11包括第三静电防护单元103和第四静电防护单元104。第三静电防护单元103包括第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6，第四静电防护单元104包括第七薄膜晶体管T7、第八薄膜晶体管T8、第九薄膜晶体管T9和第十薄膜晶体管T10。
第三薄膜晶体管T3的源极S3、第四薄膜晶体管T4的源极S4、第五薄膜晶体管T5的栅极G5以及第六薄膜晶体管T6的栅极G6电连接，第三薄膜晶体管T3的栅极G3和漏极D3、第五薄膜晶体管T5的漏极D5以及第六薄膜晶体管T6的源极S6均电连接电源VDD。
第七薄膜晶体管T7的源极S7、第八薄膜晶体管T8的源极S8、第九薄膜晶体管T9的栅极G9以及第十薄膜晶体管T10的栅极G10电连接，第七薄膜晶体管T7的栅极G7和漏极D7、第九薄膜晶体管T9的漏极D9以及第十薄膜晶体管T10的源极S10均接地GND。
第四薄膜晶体管T4的栅极G4和漏极D4、第五薄膜晶体管T5的源极S5、第六薄膜晶体管T6的漏极D6、第八薄膜晶体管T8的栅极G8和漏极D8、第九薄膜晶体管T9的源极S9、第十薄膜晶体管T10的漏极D10电连接。
图27是本发明实施例提供的又一种静电防护电路的电流随电压变化的曲线图。具体的，图27示意出了三种静电防护电路的电流随电压变化的曲线，该三种静电防护电路均具有图26所示静电防护电路结构，且三种静电防护电路中薄膜晶体管的阈值电压分别为V6、V7和V8，其中，V6＝1.14V，V7＝2.14V，V8＝3.14V。需要说明的是，本实施例提供的顶栅薄膜晶体管结构中，第一轻掺杂区和第二轻掺杂区的长度越大，顶栅薄膜晶体管的阈值电压越高。如图27所示，薄膜晶体管的阈值电压越大，在信号正常工作时，静电防护电路的漏电电流越小，性能越好，因此，将本发明提供的薄膜晶体管应用于图26所示的静电防护电路中时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以提升静电防护电路的性能。
图28是本发明实施例提供的又一种静电防护电路的结构示意图。如图28所示，至少一个薄膜晶体管的数量为2。两个静电防护单元11包括第五静电防护单元105和第六静电防护单元106，第五静电防护单元105包括第十一薄膜晶体管T11和第十二薄膜晶体管T12，第六静电防护单元106包括第十三薄膜晶体管T13和第十四薄膜晶体管T14；
第十一薄膜晶体管T11的栅极G11和漏极D11，以及第十二薄膜晶体管T12的栅极G12均电连接电源VDD，第十二薄膜晶体管T12的漏极D12与第十一薄膜晶体管T11的源极S11电连接；
第十三薄膜晶体管T13的栅极G13和漏极D13，以及第十四薄膜晶体管T14的栅极G14均电连接第十二薄膜晶体管T12的源极S12，第十四薄膜晶体管T14的漏极D14与第十三薄膜晶体管T13的源极S13电连接，第十四薄膜晶体管T14的源极S14接地GND
图29是本发明实施例提供的又一种静电防护电路的电流随电压变化的曲线图。具体的，图29示意出了三种静电防护电路的电流随电压变化的曲线，该三种静电防护电路均具有图28所示静电防护电路结构，且三种静电防护电路中薄膜晶体管的阈值电压分别为V9、V10和V11，其中，V9＝1.14V，V10＝2.14V，V11＝3.14V。需要说明的是，本实施例提供的顶栅薄膜晶体管结构中，第一轻掺杂区和第二轻掺杂区的长度越大，顶栅薄膜晶体管的阈值电压越高。如图7所示，薄膜晶体管的阈值电压越大，在信号正常工作时，静电防护电路的漏电电流越小，性能越好，因此，将本发明提供的薄膜晶体管应用于图28所示的静电防护电路中时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以提升静电防护电路的性能。
应用二：显示面板
图30是本发明实施例提供的一种阵列基板行驱动电路的结构示意图。如图30所示，阵列基板行驱动电路10包括多个级联的阵列基板行驱动单元100。图31是本发明实施例提供的一种阵列基板行驱动单元的结构示意图。阵列基板行驱动单元100包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、第七薄膜晶体管T7、第一电容C1和第二电容C2。
其中，第一薄膜晶体管T1的源极S1、第三薄膜晶体管T3的栅极G3、第四薄膜晶体管T4的栅极G4、第六薄膜晶体管T6的栅极G6以及第一电容C1的第一电极301电连接于第一连接点A。第一薄膜晶体管T1的栅极G1、第二薄膜晶体管T2的栅极G2、第三薄膜晶体管T3的漏极D3均电连接第一时钟控制信号端CLK1，第一薄膜晶体管T1的漏极D1电连接输入信号端VIN。
第二薄膜晶体管T2的漏极D2电连接正电源端VGH，第二薄膜晶体管T2的源极S2、第三薄膜晶体管T3的源极S3、第五薄膜晶体管T5的栅极G5、第七薄膜晶体管T7的栅极G7以及第二电容C2的第一电极401电连接。
第四薄膜晶体管T4的漏极D4以及第六薄膜晶体管T6的漏极D6均电连接第三时钟信号端CLK3，第四薄膜晶体管T4的源极S4、第五薄膜晶体管T5的源极S5和第一电容C1的的第二电极302均电连接于下一级阵列基板行驱动电路的信号输出端COUT。
第五薄膜晶体管T5的漏极D5、第七薄膜晶体管T7的源极S7、第二电容C2的第二电极402均电连接负电源端VGL，第六薄膜晶体管T6的源极S6以及第七薄膜晶体管T7的漏极D7均电连接扫描线信号输出端OUT。
示例性的，图31所示阵列基板行驱动电路10的时序图如图32所示。
图33是本发明实施例提供的一种阵列基板行驱动电路的输出波形图。图34是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。图35是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。需要说明的是，图33-图35中阵列基板行驱动电路内的阵列基板行驱动单元均采用图31提供的电路结构，其中，图33中T3晶体管的阈值电压为-0.5V，图34中T3晶体管的阈值电压为0.5V，图35中T3晶体管的阈值电压为1.5V。如图33-图35所示，具有图31所示电路结构的阵列基板行驱动电路的输出波形特性随T3晶体管的阈值电压的增大而有效改善，因此，将本发明提供的薄膜晶体管作为图31所示电路中的T3晶体管时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以改善移位寄存器的输出波形特性，进而提升显示面板的显示效果。
图36是本发明实施例提供的又一种阵列基板行驱动单元的结构示意图。在图31所示阵列基板行驱动单元的结构基础上，阵列基板行驱动单元100还包括第八薄膜晶体管T8和第九薄膜晶体管T9，第八薄膜晶体管T8与第一薄膜晶体管T1串联，且第八薄膜晶体管T8设置于第一薄膜晶体管T1的源极S1和第一连接点A之间，第八薄膜晶体管T8的栅极G8与第一薄膜晶体管T1的栅极G1电连接。
第九薄膜晶体管T9与第三薄膜晶体管T3串联，且第九薄膜晶体管T9设置于第三薄膜晶体管T3的漏极D3和第一时钟控制信号输入端CLK1之间，第九薄膜晶体管T9的栅极G9与第三薄膜晶体管T3的栅极G3电连接。
示例性的，图36所示阵列基板行驱动电路10的时序图如图37所示。
图38是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。图39是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。图40是本发明实施例提供的又一种阵列基板行驱动电路的输出波形图。需要说明的是，图38-图40中阵列基板行驱动电路内的阵列基板行驱动单元均采用图36提供的电路结构，其中，图38中T3晶体管的阈值电压为-2.5V，图39中T3晶体管的阈值电压为-0.5V，图40中T3晶体管的阈值电压为1.5V。如图38-图40所示，具有图36所示电路结构的阵列基板行驱动电路的输出波形特性随T3晶体管的阈值电压的增大而有效改善，因此，将本发明提供的薄膜晶体管作为图36所示电路中的T3晶体管时，可简单的通过改变第一轻掺杂区和第二轻掺杂区的长度增大薄膜晶体管的阈值电压，以改善移位寄存器的输出波形特性，进而提升显示面板的显示效果。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (14)

1.一种薄膜晶体管，其特征在于，包括：
衬底基板；
位于所述衬底基板上的图形化的有源层，所述有源层包括中间区，以及分别设置于所述中间区相对两侧的源极区和漏极区，所述中间区包括沟道区和轻掺杂区，所述轻掺杂区包括分别设置于所述沟道区相对两侧的第一轻掺杂区和第二轻掺杂区，所述第一轻掺杂区靠近所述源极区设置，所述第二轻掺杂区靠近所述漏极区设置；
位于所述有源层上的栅极绝缘层，所述栅极绝缘层覆盖所述中间区；
位于所述栅极绝缘层上的栅极，所述栅极在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
位于所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上的第一绝缘层；
位于所述第一绝缘层上的源极和漏极，所述源极与所述源极区电连接，所述漏极与所述漏极区电连接；
所述薄膜晶体管的阈值电压与所述薄膜晶体管第一轻掺杂区和所述第二轻掺杂区的长度呈正相关关系；
所述有源层的主体材料为金属氧化物半导体，掺杂材料为稀土氧化物和/或过渡族金属氧化物。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述沟道区的长度取值范围为0.5～10.0um。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅极绝缘层的厚度取值范围为150nm～500nm。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述栅极绝缘层的材料包括氧化硅、氮氧化硅、氮化硅、氧化铝、氧化钛、氧化铪、氧化钽以及氧化锆中的至少一种。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一轻掺杂区和所述第二轻掺杂区的长度取值范围均为0.1～1.5um。
6.一种显示基板，其特征在于，包括权利要求1-5任一项所述的薄膜晶体管。
7.一种显示面板，其特征在于，包括权利要求6所述的显示基板。
8.一种显示装置，其特征在于，包括权利要求7所述的显示面板。
9.一种薄膜晶体管的制备方法，用于制备权利要求1-5任一项所述的薄膜晶体管，其特征在于，包括：
提供所述衬底基板；
在所述衬底基板上形成依次层叠的图形化的所述有源层、所述栅极绝缘层以及所述栅极；
采用PECVD工艺在所述衬底基板、所述有源层、所述栅极绝缘层以及所述栅极上形成第一绝缘层，同时以所述栅极绝缘层以及所述栅极为掩膜介质，利用PECVD工艺中前驱气体分解出的氢离子对所述有源层进行高导处理，以形成所述源极区、所述漏极区、所述沟道区、所述第一轻掺杂区以及所述第二轻掺杂区；
形成所述源极和所述漏极；
所述在所述衬底基板上形成依次层叠的图形化的所述有源层、所述栅极绝缘层以及所述栅极包括：
在所述衬底基板上形成图形化的所述有源层；
在所述有源层上形成覆盖所述衬底基板以及所述有源层的整层栅极绝缘层；
在所述整层栅极绝缘层上形成整层栅极层；
在所述整层栅极层上形成图形化的光刻胶层，所述光刻胶层包括第一光刻胶部和位于所述第一光刻胶部上的第二光刻胶部，所述第一光刻胶部在所述衬底基板上垂直投影与所述中间区在所述衬底基板上的垂直投影重合，所述第二光刻胶部在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
以所述光刻胶层为掩膜，图形化所述整层栅极层以及所述整层栅极绝缘层，以获得准栅极以及栅极绝缘层，所述准栅极在所述衬底基板上垂直投影与所述中间区在所述衬底基板上的垂直投影重合；
减薄所述光刻胶层，减薄后的所述光刻胶层在所述衬底基板上的垂直投影与所述沟道区在所述衬底基板上的垂直投影重合；
以减薄后的所述光刻胶层为掩膜，图形化所述准栅极，以获得所述栅极；
去除减薄后的所述光刻胶层。
10.根据权利要求9所述的制备方法，其特征在于，所述在所述衬底基板上形成依次层叠的图形化的所述有源层、所述栅极绝缘层以及所述栅极包括：
在所述衬底基板上形成图形化的所述有源层；
在所述有源层上形成所述栅极绝缘层；
在所述栅极绝缘层上形成所述栅极。
11.根据权利要求9所述的制备方法，其特征在于，所述形成所述源极和所述漏极之后，还包括：
在所述源极、漏极以及所述第一绝缘层上形成第二绝缘层。
12.根据权利要求9所述的制备方法，其特征在于，所述PECVD工艺的前驱气体包括SiH4和NH3。
13.根据权利要求9所述的制备方法，其特征在于，SiH4和NH3的比值取值范围为1：1～1：4。
14.根据权利要求9所述的制备方法，其特征在于，所述PECVD工艺采用N2，He，N2O，O2或Ar作为辅助前驱气体。
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