JP5352081B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は半導体装置及びその作製方法に関する。
近年、同一基板上に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」という）を用いて各種回路を形成することが多くなってきた。ただし、ＴＦＴで各種回路を形成する場合には、各回路に対応した異なる構造のＴＦＴを形成する必要があることに注意しなければならない。なぜなら、例えば、表示装置で考えると、画素部のＴＦＴと駆動回路のＴＦＴとでは動作条件が必ずしも同一ではなく、ＴＦＴに要求される特性も異なるからである。
ｎチャネル型ＴＦＴで構成される画素部のＴＦＴは、スイッチング素子として液晶に電圧を印加して駆動させている。画素部のＴＦＴは、１フレーム期間の間、液晶層に蓄積した電荷を保持するために、オフ電流値を十分低くすることが要求されている。一方、駆動回路のバッファ回路などには高い駆動電圧が印加されるため、駆動回路内の素子に高電圧が印加されても壊れないように耐圧を高めておく必要がある。また、オン電流駆動能力を高めるためにオン電流値を十分確保する必要がある。
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン領域（以下、ＬＤＤ領域ともいう）を設けた構造がある。この構造はチャネル形成領域と、高濃度に不純物元素が添加されたソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域が設けられている。
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させた構造（本明細書では「ＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造」と呼ぶ）がある。このような構造とすることで、ドレイン近傍の高電界が緩和されて、ホットキャリアによるオン電流値の劣化を低減することができる。なお本明細書では、ＬＤＤ領域の中でも、ゲート絶縁膜を介してゲート電極と重なって配置していない領域を「Ｌｏｆｆ領域」、重なって配置している領域を「Ｌｏｖ領域」という。
ここで、Ｌｏｆｆ領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のＴＦＴを作製する必要がある。
また、オン電流に関して、ＴＦＴの寄生抵抗であるコンタクト抵抗を下げて、オン電流を高くする方法もある。具体的には、ソース領域、ドレイン領域にニッケルシリサイドを設けて、配線とのコンタクト抵抗を小さくするものである（例えば特許文献１参照）。
特開２００６−１５６９７１号公報
特許文献１に記載された構造では、ＬＤＤ領域の中でも、ゲート絶縁膜を介してゲート電極と重なって配置していない領域（Ｌｏｆｆ領域）の不純物濃度の制御が難しかった。
そのため本発明は、微細化されたＴＦＴにおいて、Ｌｏｆｆ領域の不純物濃度を制御することを課題とする。微細化されたＴＦＴであっても、ＴＦＴの構造を各種回路の機能に応じて適切なものとし、半導体装置の動作特性および信頼性を向上させることを課題とする。また、工程数を削減して製造コストの低減および歩留まりの向上を図ることを課題とする。
本発明では、ＬＤＤ領域内に形成される、Ｌｏｆｆ領域の上方のゲート絶縁膜の膜厚を薄くすることによって、Ｌｏｆｆ領域の不純物濃度を制御する。
ゲート電極となる導電膜をオーバーエッチングすることにより、ゲート電極の外側に位置するゲート絶縁膜をエッチングし、Ｌｏｆｆ領域上方のゲート絶縁膜の膜厚を薄くする。膜厚が薄くなったゲート絶縁膜を通り抜けて半導体膜に不純物を導入すると、半導体膜中の不純物の濃度ピークを、半導体膜内の下層、あるいは、半導体膜より下層に位置するようにできるので、半導体膜中の不純物濃度は低減する。これによりオフ電流（Ｉｏｆｆ）を低減することができる。
なお、オーバーエッチングとは、エッチング工程では必要なパターンの間に残渣を残さないためにエッチングレートと膜厚から算出されたジャストエッチング時間、またはプラズマ発光強度の変化を検出した時間（これもジャストエッチング時間と呼ばれることもある）から連続的にあるいはエッチング条件を変えてエッチング処理を続けることを言う。
なお、本明細書において、少なくとも２層でなる積層構造のゲート電極で、下層のゲート電極のゲート長（チャネル長方向の長さ）が上層のゲート電極のゲート長（チャネル長方向の長さ）よりも長く、また上層のゲート電極の厚さが下層のゲート電極の厚さよりも厚い形状のゲート電極を便宜的に、「帽子状型ゲート電極」という。下層のゲート電極はその断面が末広がりになっていても良いし、矩形であっても良い。
また、本明細書において、半導体装置とは半導体を利用することで機能する素子及び装置全般を指し、薄膜トランジスタ、無線チップ、表示装置、電子機器をその範疇とする。
本発明の半導体装置は、Ｌｏｆｆ領域を有するので、オフ電流の低減が可能となる。Ｌｏｆｆ領域上のゲート絶縁膜の膜厚はゲート電極形成時のオーバーエッチングにより薄くしており、Ｌｏｆｆ領域中の不純物濃度プロファイルは半導体膜より下側にピークを有する。これによりＬｏｆｆ領域中のドーズはより小さな値とすることができ、オフ電流はより低減する。逆にゲート絶縁膜の厚さは、Ｌｏｖ領域及びチャネル形成領域上では厚くなっている。また本発明の半導体装置は、Ｌｏｖ領域を有するのでホットキャリア劣化を防ぐことができ、信頼性が向上する。
また本発明によって、微細化されてもなお、動作特性が良く、高信頼性の半導体装置を実現でき、各種回路に適した半導体装置を作り分けることができる。また、工程数が少ないプロセスで半導体装置を様々な構成で作り分けできるため、製造コストの低減および歩留まりの向上を図ることができる。
また、半導体膜の一部にシリサイドを形成し、そのシリサイドを介して配線と半導体膜が接続するため、コンタクト抵抗を下げることができる。従って、オン電流を高くすることができ、ＬＤＤ領域を有する微細ＴＦＴでも所望のオン電流を得ることができる。
さらに、サイズに下限なく所望の大きさのサブミクロンＴＦＴを形成でき、半導体装置自体を非常にコンパクトで且つ軽量にできる。また、各ＴＦＴに適したＬＤＤ長を設計でき、短チャネル効果を抑えたり耐圧を高くするとともに、所望のオン電流を確保できる半導体装置を得ることができる。
本発明の帽子状型ゲート電極をマスクとして不純物元素を添加することで、１０〜３００ｎｍ、好ましくは５０〜２００ｎｍといった非常に短いＬＤＤ長を持ったＬＤＤ領域を形成することができる。特に、Ｌｏｖ領域のチャネル長方向の長さ（Ｌｏｖ長）を２０〜２００ｎｍ、Ｌｏｆｆ領域のチャネル長方向の長さ（Ｌｏｆｆ長）を３０〜５００ｎｍにすることができる。また、チャネル長が０．１〜１．０μｍといった微細なＴＦＴにおいて、そのＴＦＴサイズに適したＬＤＤ領域を有するＴＦＴを形成することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示す実施の形態は実施可能な範囲で自由に組み合わせることが可能である。
［実施の形態１］
以下に、本実施の形態による半導体装置の作製方法を、図１（Ａ）〜図１（Ｄ）、図２（Ａ）〜図２（Ｈ）、図６（Ａ）〜図６（Ｂ）を用いて説明する。
まず、基板１１１上に下地絶縁膜１１２を１００〜３００ｎｍ形成する。基板１１１としてはガラス基板、石英基板、プラスティック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。
下地絶縁膜１１２は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造を用いることができる。特に、基板からの汚染が懸念される場合には、下地絶縁膜を形成するのが好ましい。
また、下地絶縁膜１１２が積層構造の場合、半導体膜に接する下地絶縁膜部分は、膜厚１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの窒化珪素膜、あるいは酸素を含む窒化珪素膜とすると好ましい。後の結晶化工程で、半導体膜に金属元素を添加して結晶化する方法を用いた場合、金属元素をゲッタリングする必要がある。このときに、下地絶縁膜が酸化珪素膜であると、酸化珪素膜と半導体膜の珪素膜との界面において、珪素膜中の金属元素と酸化珪素膜中の酸素が反応して金属酸化物になり、金属元素がゲッタリングされにくくなる場合がある。よって、半導体膜に接する下地絶縁膜部分は酸化珪素膜ではない層にすることが好ましい。本実施の形態では、下地絶縁膜１１２として、酸素を含んだ窒化珪素膜を膜厚５０ｎｍ成膜し、その後窒素を含む酸化珪素膜を１００ｎｍで成膜した積層膜を用いる。
続いて、半導体膜を１０〜１００ｎｍ形成する。半導体膜の材料はＴＦＴに求められる特性に応じて選択することができ、シリコン膜、シリコンゲルマニウム膜、炭化シリコン膜のいずれでも良い。半導体膜としては、非晶質半導体膜または微結晶半導体膜（マイクロクリスタルシリコン膜、あるいはセミアモルファスシリコン膜ともいう）を成膜し、レーザ結晶化法により結晶化した結晶性半導体膜を用いるのが好ましい。微結晶半導体膜は、ＳｉＨ４等の珪化物をグロー放電分解することにより得ることができる。珪化物を水素又はフッ素の希ガス元素とで希釈して用いることにより、微結晶半導体膜の形成を容易なものとすることができる。
ここで、セミアモルファスシリコン膜に代表されるセミアモルファス半導体膜とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体膜は、自由エネルギー的に安定な第３の状態を有する半導体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。セミアモルファス半導体膜は、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端化させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。本明細書では便宜上、このような半導体膜をセミアモルファス半導体（ＳＡＳ）膜と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。
またＳＡＳ膜は珪素（シリコン）を含む気体をグロー放電分解することにより得ることができる。代表的な珪素（シリコン）を含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪素（シリコン）を含む気体を希釈して用いることで、ＳＡＳ膜の形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪素（シリコン）を含む気体を希釈することが好ましい。またさらに、珪素（シリコン）を含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
また、結晶化技術としては、レーザ照射による結晶化方法、ハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）や、加熱炉を使用して結晶化する技術を適用することも可能である。さらに、非晶質半導体膜にニッケル等の金属元素を添加し、添加された金属を結晶核として固相成長させる方法を用いても良い。
レーザは、レーザ媒質、励起源、共振器により構成される。レーザを、媒質により分類すると、気体レーザ、液体レーザ、固体レーザがあり、発振の特徴により分類すると、自由電子レーザ、半導体レーザ、Ｘ線レーザがあるが、いずれのレーザを用いてもよい。なお、好ましくは、気体レーザ又は固体レーザを用いるとよく、さらに好ましくは固体レーザを用いるとよい。
気体レーザには、ヘリウムネオンレーザ、炭酸ガスレーザ、エキシマレーザ、アルゴンイオンレーザ等がある。エキシマレーザには、希ガスエキシマレーザ、希ガスハライドエキシマレーザがある。希ガスエキシマレーザには、アルゴン、クリプトン、キセノンの励起分子による発振がある。また気体レーザには金属蒸気イオンレーザがある。
液体レーザには、無機液体レーザ、有機キレートレーザ、色素レーザがある。無機液体レーザ及び有機キレートレーザは、固体レーザに利用されているネオジムなどの希土類イオンをレーザ媒質として利用する。
固体レーザが用いるレーザ媒質は、固体の母体にレーザ作用をする活性種がドープされたものである。固体の母体とは、結晶又はガラスである。結晶とは、ＹＡＧ（イットリウム・アルミニウム・ガーネット結晶）、ＹＬＦ、ＹＶＯ４、ＹＡｌＯ３、サファイア、ルビー、アレキサンドライドである。また、レーザ作用をする活性種とは、例えば、３価のイオン（Ｃｒ３＋、Ｎｄ３＋、Ｙｂ３＋、Ｔｍ３＋、Ｈｏ３＋、Ｅｒ３＋、Ｔｉ３＋）である。
なお、半導体膜を結晶化するために照射するレーザには、連続発振型のレーザやパルス発振型のレーザを用いることができる。レーザビームの照射条件（例えば、周波数、パワー密度、エネルギー密度、ビームプロファイル等）は、半導体膜の厚さやその材料等を考慮して適宜制御する。
本実施の形態では、非晶質珪素膜（アモルファスシリコン膜）を６６ｎｍの膜厚で成膜し、５００℃で１時間、その後、５５０℃で４時間加熱し、さらに連続レーザ（ＣＷレーザともいう）を照射してレーザ結晶化して得られた結晶性珪素膜を形成する。
次に半導体膜をフォトリソ技術を用いてエッチングにより加工し、島状半導体膜１１３を形成する。次に島状半導体膜１１３にホウ素（Ｂ）を添加してもよい。さらに島状半導体膜１１３を覆うように、ゲート絶縁膜１１４を２０〜２００ｎｍ、好ましくは２０〜５０ｎｍ形成する。
ゲート絶縁膜１１４としてはＣＶＤ法やスパッタ法により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などのいずれかを適宜組み合わせて積層構造としてもよい。本実施形態では、ゲート絶縁膜１１４は、窒素を含む酸化珪素膜を２０ｎｍ成膜したものを用いて形成する。
続いて、ゲート絶縁膜１１４上にゲート電極となる第１の導電膜１１５及び第２の導電膜１１６を形成する。まず、第１の導電膜１１５を５〜５０ｎｍ形成する。第１の導電膜１１５としては、アルミニウム（Ａｌ）膜、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする膜、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、窒化タンタル膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜等を用いることができる。その上に第２の導電膜１１６を１５０〜５００ｎｍ形成する。第２の導電膜１１６としては、例えば、クロム（Ｃｒ）膜、タンタル（Ｔａ）膜、タンタルを主成分とする膜、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、アルミニウム（Ａｌ）膜等を用いることができる。ただし、第１の導電膜１１５と第２の導電膜１１６は互いのエッチングにおいて選択比が高い組み合わせにしなければならない。選択比が高い第１の導電膜と第２の導電膜の組み合わせとして例えば、アルミニウムとタンタル、アルミニウムとチタン、窒化タンタルとタングステンを用いることができる。本実施の形態では第１の導電膜１１５として、窒化タンタル膜を３０ｎｍの膜厚で成膜し、第２の導電膜１１６として、タングステン（Ｗ）膜を３７０ｎｍの膜厚で成膜する。
続いて、第２の導電膜１１６上にフォトマスクを用い、フォトリソグラフィー技術を使用して第１のレジスト１１７を形成する（図１（Ａ）参照）。第１のレジスト１１７は側面にテーパー角を有する形状で形成しても良い。第１のレジスト１１７がテーパー角を有することで、次の第１のエッチングにおいてテーパー角θを有するエッチングされた第２の導電膜である第３の導電膜１１８を形成することができる。また、第１のレジスト１１７側面にテーパー角を持たせることで、第１のエッチングにおける反応生成物が第１のレジスト１１７の側面に付着し、成長するのを抑えることができる。さらに第１のレジスト１１７を熱処理することで、断面形状が左右対称で、レジストの両側面において同一のテーパー角を有する第１のレジスト１１７を形成しても良い。
続いて、第１のレジスト１１７をマスクとして第１のエッチングを行う（図１（Ｂ）参照）。第１のエッチングでは第２の導電膜１１６をエッチングし、エッチングされた第２の導電膜である第３の導電膜１１８を形成する。このとき、第１の導電膜１１５をエッチングしてゲート絶縁膜１１４が露出しないように、第１の導電膜１１５に対し選択比の高いエッチング条件でエッチングすることが好ましい。なお、第１のレジスト１１７もエッチングされ第２のレジスト１１９になる。但し、図面上では第１のレジスト１１７から第２のレジスト１１９への後退幅を図示していない。このときエッチングされた第２の導電膜である第３の導電膜１１８の側面が有するテーパー角θは８０°≦θ≦９０°であり、ほぼ垂直なテーパー角を有する。
第１のエッチングでは、エッチングガスとしてＣｌ２、ＳＦ６、Ｏ２の混合ガスを用い、Ｃｌ２、ＳＦ６、Ｏ２を３３ｓｃｃｍ、３３ｓｃｃｍ、１０ｓｃｃｍの流量比で流す。０．６７Ｐａの圧力に調節し、コイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。基板側の電力は、エッチングする程度によって適宜変えればよく、２００Ｗでもよい。
続いてエッチングされた第２の導電膜である第３の導電膜１１８をマスクにして第１の導電膜１１５に第２のエッチングをする（図１（Ｃ）参照）。第２のエッチングにより、第１の導電膜１１５から第１のゲート電極１２０を形成する。このときオーバーエッチングにより、ゲート絶縁膜１１４の内、ゲート電極１２０の下の領域以外がエッチングされ、膜厚が薄くなる。ゲート絶縁膜１１４の内、ゲート電極１２０の下の領域はエッチングされないので、成膜時の厚さのままとなる。第２のエッチングの条件は、０．６７Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には５０Ｗの電力を投入する。エッチングガスはＣｌ２である。なお、第２のレジスト１１９もエッチングされ後退し、第３のレジスト１２１になるが、その後退している様子は図示していない。
なお、第２のエッチングを、ゲート絶縁膜１１４をエッチングしない条件で行ってもよい。その場合は、図６（Ａ）に示すように、ゲート絶縁膜１１４の厚さは変わらない。
次に、第３のエッチングを行う（図１（Ｄ参照））。第３のエッチング条件は、１．３３Ｐａの圧力でコイル型の電極に２０００Ｗの電力を供給してプラズマを生成する。基板側（試料ステージ）には電力は投入しない。エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとし、Ｃｌ２、ＳＦ６、Ｏ２を２２ｓｃｃｍ、２２ｓｃｃｍ、３０ｓｃｃｍの流量比で流す。第３のエッチングでは、第３のレジスト１２１を後退させる。これと同時に後退する第３のレジスト１２１をマスクとしてエッチングされた第２の導電膜である第３の導電膜１１８のチャネル長方向の長さを短くし、第２のゲート電極１２２を形成する。またゲート絶縁膜１１４がさらにエッチングされ、図１（Ｃ）に示す厚さよりも薄くなる。このためゲート絶縁膜１１４は、第２のゲート電極１２２の下の領域では膜厚が厚く、ゲート電極１２２が設けられていない領域では薄いこととなる。なお、後退した第３のレジスト１２１は第４のレジスト１２３となる。その後、第４のレジスト１２３を除去する。
第３のエッチングでは、第２のゲート電極１２２の側面がエッチングされやすかった。第２のゲート電極１２２側面がエッチングされると、上面や底面のゲート長（チャネル長方向の長さ）よりも中腹部のゲート長が短くなり、第２のゲート電極１２２の断面は中腹部でくびれた形状になる。そうなると、第２のゲート電極１２２上に成膜する膜のカバレッジが悪くなり、断線が生じやすくなる。また、ＬＤＤ領域を形成するときのマスクとして第２のゲート電極が使われるため、ＬＤＤ長の制御が難しくなる。このサイドエッチングは、レジストのエッチングレートに対して第２のゲート電極１２２のエッチングレートが速いため起こる現象である。そのため、本実施の形態では、試料ステージ温度を０℃以下、好ましくは−１０℃以下の低温に設定して、第２のゲート電極１２２のエッチングレートを下げることで、サイドエッチングを抑えることができた。
また、図６（Ａ）に示すように第２のエッチングでゲート絶縁膜１１４をエッチングしなかった場合でも、第３のエッチングではゲート絶縁膜１１４はエッチングされ、その厚さは薄くなる（図６（Ｂ）参照）。すなわちゲート絶縁膜１１４は、第２のゲート電極１２２の下の領域では膜厚が厚く、ゲート電極１２２が設けられていない領域では薄いこととなる。本実施の形態では、第２のエッチング及び第３のエッチングを経て、ゲート絶縁膜１１４の膜厚が１０ｎｍ〜１５ｎｍ減少した。
以上の工程により、帽子状型のゲート電極を得る。本発明の帽子状型構造は、エッチング時のレジスト後退幅を利用して形成される。具体的には、第３のエッチング時における第３のレジスト１２１から第４のレジスト１２３への後退幅が、第１のゲート電極１２０のゲート長と第２のゲート電極１２２のゲート長との差になっている。または第２及び第３のエッチング時におけるレジスト後退幅を合わせたもの、つまり第２のレジスト１１９から第４のレジスト１２３への後退幅が、第１のゲート電極１２０のゲート長と第２のゲート電極１２２のゲート長との差になっている。
本発明の帽子状型ゲート電極の作製方法では、第１のゲート電極１２０のゲート長と第２のゲート電極１２２のゲート長の差（Ｌｏｖ長）を、２０〜２００ｎｍにすることができ、非常に微細なゲート電極構造を形成することが可能である。
本実施の形態の第１〜第３エッチングは、ドライエッチングで行うことができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
次に、島状半導体膜１１３に不純物元素１２７の添加を行う（図２（Ａ）参照）。第２のゲート電極１２２をマスクとして、第１のゲート電極１２０とゲート絶縁膜１１４を通過させて島状半導体膜１１３に不純物元素を添加し、島状半導体膜１１３の内、第１のゲート電極１２０と重なる領域に低濃度不純物領域１２４ａ及び１２４ｂを形成する。また、同時にゲート絶縁膜１１４のみを通過させ島状半導体膜１１３の両端の領域にも不純物元素を添加し、低濃度不純物領域１２５ａ及び１２５ｂを形成する。また第２のゲート電極１２２の下方には、第２のゲート電極１２２をマスクとして機能し、不純物元素が添加されないので、チャネル形成領域１２６も形成される。
低濃度不純物領域１２４ａ、１２４ｂ、１２５ａ、１２５ｂの元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３）とする。不純物元素の添加法としてはイオンドーピング法、イオン注入法を用いることができる。例えばｐ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。本実施の形態では、ｎ型の不純物として、リンを添加する。
低濃度不純物領域１２４ａ及び１２４ｂへの不純物元素の添加は、ゲート絶縁膜１１４だけでなく第１のゲート電極１２０も介して行われる。一方で、１２５ａ及び１２５ｂへの不純物元素の添加は、第１のゲート電極１２０または第２のゲート電極１２２のエッチング中に薄くなったゲート絶縁膜１１４を介して行われる。また、不純物の添加は後述する実施例１に示すような濃度プロファイルが得られる条件で行われる。そのため、低濃度不純物領域１２５ａ及び１２５ｂの不純物元素の濃度は低濃度不純物領域１２４ａ及び１２４ｂよりも低い。
次にゲート絶縁膜１１４、第１のゲート電極１２０及び第２のゲート電極１２２を覆うように、絶縁層を形成する。絶縁層は、プラズマＣＶＤ法により窒素を含む酸化珪素膜（ＳｉＯｘＮｙ膜）（ｘ＞ｙ）を１００ｎｍ、その後熱ＣＶＤ法により酸化珪素膜（ＳｉＯ２膜）を２００ｎｍ成膜して形成する。
次に絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、第１のゲート電極１２０及び第２のゲート電極１２２の側面に接する絶縁層（以下サイドウォールとよぶ）１２８を形成する（図２（Ｂ）参照）。サイドウォール１２８は、後にシリサイドを形成する際のマスクとして用いる。またこのエッチングによってゲート絶縁膜１１４も一部除去してゲート絶縁膜１２９を形成し、サイドウォール１２８に覆われていない島状半導体膜１１３の領域を露出させる。すなわち、ゲート絶縁膜１２９は、チャネル形成領域１２６及びＬｏｖ領域となる低濃度不純物領域１２４ａ及び１２４ｂ上の膜厚は厚く、低濃度不純物領域１２５ａ及び１２５ｂ上の、サイドウォール１２８に覆われている領域は薄いまま残る。そして低濃度不純物領域１２５ａ及び１２５ｂ上の、サイドウォール１２８に覆われていない領域は除去されてしまい、島状半導体膜１１３の領域が露出される。この露出した島状半導体膜領域が後にソース領域及びドレイン領域となる。
次に露出した半導体膜部分の表面に形成された自然酸化膜除去後、金属膜１３０を成膜する（図２（Ｃ）参照）。金属膜１３０は半導体膜と反応してシリサイドを形成する材料でなる。金属膜１３０としては、例えばニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも２種類を含む合金でなる膜等がある。本実施の形態では金属膜１３０としてニッケル膜を用い、室温の下、成膜電力５００Ｗ〜１ｋＷでニッケル膜をスパッタにより成膜する。ニッケル膜の膜厚は例えば１０ｎｍで形成する。
金属膜１３０を成膜した後、加熱処理によってシリサイド層１３１を形成する。シリサイド層１３１は、本実施の形態ではニッケルシリサイドとなる。加熱処理はＲＴＡやファーネスアニール等を用いることができる。このとき、金属膜１３０の膜厚、加熱温度、加熱時間を制御することにより、図２（Ｄ）または図２（Ｇ）のどちらかの構成となる。図２（Ｄ）の構成では、シリサイド層１３１は島状半導体膜１１３の上部に形成される。一方図２（Ｇ）の構成において、島状半導体膜１１３の内、サイドウォール１２８に覆われていない領域全体がシリサイド層１３１となっている。図２（Ｇ）の構成は、例えば、金属膜が半導体膜の膜厚の半分以上の膜厚となるように成膜する、加熱温度をより高温にする、あるいは、加熱時間をより長くするという手法により得ることが可能である。
次に未反応の金属膜１３０を除去する。本実施の形態では、ＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１からなるエッチング溶液を用いて、未反応のニッケルを除去する。
図２（Ｄ）のようにシリサイド層１３１を島状半導体膜１１３の膜厚以下の膜厚になるよう形成した後、サイドウォール１２８及び第２のゲート電極１２２をマスクとして、不純物元素１３２の添加を行う（図２（Ｅ）参照）。この添加工程により、ソース領域及びドレイン領域として機能する高濃度不純物領域１３３ａ及び１３３ｂが形成される。高濃度不純物領域１３３ａ及び１３３ｂには不純物元素が１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３になるように添加する。同時に、低濃度不純物領域１３４ａ及び１３４ｂが形成される。不純物元素の添加法としてはイオンドーピング法、イオン注入法を用いることができる。ｐ型の半導体を作製する際には不純物元素としてボロン（Ｂ）、ガリウム（Ｇａ）等を用い、ｎ型の半導体を作製する際にはリン（Ｐ）、ヒ素（Ａｓ）等を用いる。本実施の形態では、ｎ型の不純物としてリンを添加する。
その後、層間絶縁膜１３５を形成する。層間絶縁膜１３５は有機材料もしくは無機材料を用いて形成する。層間絶縁膜１３５は単層構造でも良いし、積層構造でも良い。層間絶縁膜１３５にシリサイド層１３１を露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、エッチングして配線１３６を形成する（図２（Ｆ）参照）。
一方、図２（Ｇ）のように島状半導体膜１１３の膜厚全体がシリサイドとなった後は、図２（Ｆ）と同様に、層間絶縁膜１３５を形成し、配線１３６を形成して図２（Ｈ）の構成となる。図２（Ｈ）においてはシリサイド層１３１でなるソース領域及びドレイン領域を形成することができる。
なお、層間絶縁膜１３５を形成する前、または層間絶縁膜１３５が積層なら１層目もしくは２層目の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。
本実施の形態の構成は、図２（Ｆ）では、高濃度不純物領域１３３ａ及び１３３ｂが後にソース領域及びドレイン領域となる。また第１のゲート電極１２０の側面に形成されているサイドウォール１２８の底面とゲート絶縁膜１２９を介して重なる半導体膜の部分である低濃度不純物領域１３４ａ及び１３４ｂがＬｏｆｆ領域となる。また、第１のゲート電極１２０とゲート絶縁膜１２９を介して重なる低濃度不純物領域１２４ａ及び１２４ｂがＬｏｖ領域となる。
図２（Ｈ）では、シリサイド層１３１がソース領域及びドレイン領域となる。また図２（Ｆ）と同様に、低濃度不純物領域１３４ａ及び１３４ｂがＬｏｆｆ領域となり、また低濃度不純物領域１２４ａ及び１２４ｂがＬｏｖ領域となる。
図２（Ｆ）の構成は、図２（Ｈ）の構成と比較すると、シリサイド層１３１がシリサイド化されていない島状半導体膜部分と接触している面積が大きい。そのためシリサイド層１３１とシリサイド層１３１以外の島状半導体膜部分との接触抵抗が低くなり、寄生抵抗が図２（Ｈ）よりも小さくなる。
一方で図２（Ｈ）の構成は、図２（Ｆ）の構成と比べて、ソース領域及びドレイン領域の抵抗が小さくなる。また、高濃度不純物領域形成のための不純物元素１３２をドープする工程をしなくても良いため、工程を一つ少なくすることができる。
なお、図２（Ｃ）〜図２（Ｆ）では、シリサイド層１３１を形成後に高濃度不純物領域を形成するための不純物元素１３２を添加したが、不純物元素１３２を添加した後に金属膜１３０を形成してシリサイド化しても良い。また、図２（Ｈ）の構成とするのに、サイドウォール１２８及び第２のゲート電極１２２をマスクとして不純物元素１３２を添加した後に、シリサイド層１３１を形成しても良い。
以上より、本実施の形態では、Ｌｏｆｆ領域の不純物濃度を、膜厚が薄くされたゲート絶縁膜を通して不純物元素を導入することにより制御できる。これにより、本実施の形態の半導体装置は、オフ電流を小さくすることができ、かつ、ホットキャリア劣化を抑制することができ、信頼性が向上する。
［実施の形態２］
本実施の形態では、Ｌｏｆｆ領域のみを有する半導体装置の作製方法を、図３（Ａ）〜図３（Ｄ）に示す。また、本実施の形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。
実施の形態１と同様の工程により、第２のエッチングまでを行い、図１（Ｃ）の構成を得る（図３（Ａ）参照）。ただし図３（Ａ）では、基板１１１上に下地絶縁膜１１２、島状半導体膜１１３、ゲート絶縁膜１６１、第１のゲート電極１６２、及び第２のゲート電極１６３が形成されている。本実施の形態では、第１のゲート電極１６２及び第２のゲート電極１６３の幅は同じとする。また、第２のゲート電極１６３はテーパー角を有していても有していなくてもよい。
ゲート絶縁膜１６１は、第１のゲート電極１６２及び第２のゲート電極１６３の下方の領域以外では、下方の領域に比べて膜厚が薄くなるように形成される。実施の形態１で述べた、第２のエッチングを行う時に、ゲート絶縁膜１６１をオーバーエッチングすることによって、ゲート絶縁膜１６１内の、第１のゲート電極１６２及び第２のゲート電極１６３の下方の領域以外を薄くすることができる。すなわち、後の工程で得られる、チャネル形成領域１２６上のゲート絶縁膜１６１の膜厚は厚くし、Ｌｏｆｆ領域となる低濃度不純物領域１６６ａ及び１６６ｂ、及び、ソース領域及びドレイン領域となる高濃度不純物領域１６７ａ及び１６７ｂ上のゲート絶縁膜１６１の膜厚を薄くする。
次いで、図２（Ａ）の工程と同様にして、ゲート絶縁膜１６１を通して不純物元素の導入を行う。これにより、低濃度不純物領域１５２ａ及び１５２ｂ、並びに、チャネル形成領域１２６が形成される（図３（Ｂ）参照）。このとき低濃度不純物領域１５２ａ及び１５２ｂとなる島状半導体膜上のゲート絶縁膜１６１は薄いので、不純物元素の制御が容易となる。
次いでサイドウォール１２８を形成し、サイドウォール１２８、第２のゲート電極１６３及び第１のゲート電極１６２をマスクとしてエッチングを行い、ゲート絶縁膜１６１の内、サイドウォール１２８、第２のゲート電極１６３及び第１のゲート電極１６２の下方以外の領域を除去して、ゲート絶縁膜１６５を形成する。これにより島状半導体膜１１３の一部が露出する。この露出した島状半導体膜領域が後にソース領域及びドレイン領域となる。
次いで図２（Ｅ）と同様に、不純物元素の添加を行い、島状半導体膜１１３内の、上記露出した領域に、ソース領域及びドレイン領域となる高濃度不純物領域１６７ａ及び１６７ｂを形成する。低濃度不純物領域１５２ａ及び１５２ｂのうちサイドウォール１２８に覆われた領域は、この工程では不純物元素は添加されないので、Ｌｏｆｆ領域である低濃度不純物領域１６６ａ及び１６６ｂが形成される（図３（Ｃ）参照）。
次いで層間絶縁膜１３５を形成し、層間絶縁膜１３５に高濃度不純物領域１６７ａ及び１６７ｂに達するコンタクトホールを形成する。導電膜を層間絶縁膜１３５上に形成後、エッチングしてソース電極及びドレイン電極となる配線１３６を形成する（図３（Ｄ）参照）。
本実施の形態では、実施の形態１と異なり、Ｌｏｖ領域及びシリサイド層を形成しないが、膜厚が、その他の領域と比べて、薄くされたゲート絶縁膜を通して不純物を添加することにより、Ｌｏｆｆ領域の不純物濃度を制御できる。よって本実施の形態で得られる半導体装置は、オフ電流を小さくすることが可能となる。
［実施の形態３］
本実施の形態では、実施の形態２とは別の、Ｌｏｆｆ領域のみを有する半導体装置の作製方法を、図４（Ａ）〜図４（Ｃ）及び図５（Ａ）〜図５（Ｄ）に示す。また、本実施の形態において、実施の形態１及び実施の形態２と同じものについては同じ符号を用い、詳細な説明を省略する。
まず実施の形態２と同様にして、図３（Ｃ）の構成を得る（図４（Ａ）参照）。すなわち、基板１１１上に、下地絶縁膜１１２、島状半導体膜１１３、ゲート絶縁膜１６１、第１のゲート電極１６２、第２のゲート電極１６３を形成する。島状半導体膜１１３には、チャネル形成領域１２６、低濃度不純物領域１５２ａ及び１５２ｂが形成されている。
ゲート絶縁膜１６１は、第１のゲート電極１６２及び第２のゲート電極１６３の下方の領域以外では、下方の領域に比べて膜厚が薄くなるように形成される。実施の形態１で述べた、第２のエッチングを行う時に、ゲート絶縁膜１６１をオーバーエッチングすることによって、ゲート絶縁膜１６１内の、第１のゲート電極１６２及び第２のゲート電極１６３の下方の領域以外を薄くすることができる。
次いで図２（Ｂ）と同様に、サイドウォール１２８を形成する。その際にゲート絶縁膜１６１も一部除去して、島状半導体膜１１３の一部を露出させる（図４（Ｂ）参照）。この露出した島状半導体膜領域が後にソース領域及びドレイン領域となる。
次いで、図２（Ｃ）と同様に、露出した島状半導体領域、サイドウォール１２８、ゲート電極１６３を覆って、金属膜１３０を形成する（図４（Ｃ）参照）。
金属膜１３０を形成後、加熱処理を行ってシリサイド層１３１を形成する（図５（Ａ）参照）。また未反応の金属膜１３０を除去する。
次いで図２（Ｅ）と同様な不純物元素の導入を行い、Ｌｏｆｆ領域である低濃度不純物領域１３７ａ及び１３７ｂ、並びに、ソース領域及びドレイン領域である、高濃度不純物領域１３３ａ及び１３３ｂを形成する（図５（Ｂ）参照）。
次いで層間絶縁膜１３５、及び、高濃度不純物領域１３３ａ及び１３３ｂに電気的に接続される配線１３６を形成する（図５（Ｃ）参照）。ただし、図２（Ｈ）と同様に、島状半導体膜１１３の膜厚全体がシリサイドとなった場合には、図５（Ｄ）のような構成となる。
なお本実施の形態では、シリサイド層１３１を形成してから、高濃度不純物領域１３３ａ及び１３３ｂを形成するための不純物元素の添加を行ったが、高濃度不純物領域１３３ａ及び１３３ｂを形成するための不純物元素の添加を行ってから、シリサイド層１３１を形成してもよい。その場合には、サイドウォール１２８及びゲート電極１６３をマスクとして、不純物元素を添加し、その後金属膜１３０を形成して加熱処理により、シリサイド層１３１を形成すればよい。
以上より、本実施の形態では、Ｌｏｆｆ領域の不純物濃度を、膜厚がその他の領域よりも薄くされたゲート絶縁膜を通して不純物元素を導入することにより制御できる。これにより、本実施の形態の半導体装置は、オフ電流を小さくすることが可能となる。
［実施の形態４］
本実施の形態では、本発明を用いてＣＰＵ（中央演算装置：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を作製した例を、図７（Ａ）〜図７（Ｂ）、図８、図９、図１０（Ａ）〜図１０（Ｃ）を用いて説明する。本実施の形態において、実施の形態１〜実施の形態３と同じものについては同じ符号を用い、詳細な説明を省略する。
まず実施の形態１〜実施の形態３に基づいて、基板１１１及び下地絶縁膜１１２上に、ｎチャネル型ＴＦＴ１８１及びｐチャネル型ＴＦＴ１８２を有するＣＭＯＳ回路１８３を形成する。本実施の形態では、実施の形態１と同様の構成のＴＦＴを形成する。
ｎチャネル型ＴＦＴ１８１は図２（Ｆ）に示す構造と同じであり、チャネル形成領域１２６、Ｌｏｖ領域である低濃度不純物領域１２４ａ及び１２４ｂ、Ｌｏｆｆ領域である低濃度不純物領域１３４ａ及び１３４ｂ、ソース領域及びドレイン領域である高濃度不純物領域１３３ａ及び１３３ｂ、ゲート絶縁膜１２９、第１のゲート電極１２０、第２のゲート電極１２２、サイドウォール１２８を有している。
ゲート絶縁膜１２９は、Ｌｏｆｆ領域上の膜厚が、Ｌｏｖ領域よりも薄い。低濃度不純物領域１２４ａ、１２４ｂ、１３４ａ、１３４ｂ、並びに、高濃度不純物領域１３３ａ及び１３３ｂには、ｎ型を付与する不純物元素、例えばリン（Ｐ）が添加されている。
ｐチャネル型ＴＦＴ１８２は、構造的にはｎチャネル型ＴＦＴ１８１と同様であるが、添加されている不純物元素がｐ型の不純物元素である。ｐチャネル型ＴＦＴ１８２は、チャネル形成領域１５６、Ｌｏｖ領域である低濃度不純物領域１５４ａ及び１５４ｂ、Ｌｏｆｆ領域である低濃度不純物領域１６４ａ及び１６４ｂ、ソース領域及びドレイン領域である高濃度不純物領域１６３ａ及び１６３ｂ、ゲート絶縁膜１５９、第１のゲート電極１５０、第２のゲート電極１６０、サイドウォール１５８を有している。
ゲート絶縁膜１５９は、ゲート絶縁膜１２９と同様に、Ｌｏｆｆ領域上の膜厚が、Ｌｏｖ領域よりも薄い。低濃度不純物領域１５４ａ、１５４ｂ、１６４ａ、１６４ｂ、並びに、高濃度不純物領域１６３ａ及び１６３ｂには、ｐ型を付与する不純物元素、例えばホウ素（Ｂ）が添加されている。
ｎチャネル型ＴＦＴ１８１及びｐチャネル型ＴＦＴ１８２を覆って層間絶縁膜１３５を形成し、層間絶縁膜１３５に高濃度不純物領域１３３ａ、１３３ｂ、１６３ａ、１６３ｂに達するコンタクトホールを形成する。さらに層間絶縁膜１３５上に導電膜を形成し、配線１３６（電極または配線１３６ａ、１３６ｂ、１３６ｃ）を形成する（図７（Ａ）参照）。
電極または配線１３６ａは、高濃度不純物領域１３３ａに電気的に接続されており、また電極または配線１３６ｃは、高濃度不純物領域１６３ｂに電気的に接続されている。さらに、電極または配線１３６ｂは、高濃度不純物領域１３３ｂ及び１６３ａと電気的に接続されている。
次いで電極または配線１３６ａ〜１３６ｃ及び層間絶縁膜１３５を覆うように、層間絶縁膜１７１を形成する。層間絶縁膜１７１は、無機材料又は有機材料により、単層又は積層で形成する。層間絶縁膜１７１は、薄膜トランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため、有機材料により形成することが好ましい。
次に、フォトリソグラフィ法により層間絶縁膜１７１をエッチングして、電極または配線１３６ａ及び１３６ｃを露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をフォトリソ技術を用いてエッチングして、配線等として機能する導電層１７３及び１７４を形成する。導電層１７３及び１７４は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。例えば、バリア層とアルミニウム層、バリア層とアルミニウム層とバリア層等の積層構造を採用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物などからなる層に相当する。
導電層１７３は電極または配線１３６ａに電気的に接続されており、導電層１７４は電極または配線１３６ｃに電気的に接続されている。
図７（Ａ）及び図７（Ｂ）には、基板１１１上には、ｎチャネル型ＴＦＴ１８１及びｐチャネル型ＴＦＴ１８２は、それぞれ１つしか示されていないが、実際は複数のｎチャネル型ＴＦＴ１８１及びｐチャネル型ＴＦＴ１８２が形成されている。複数のｎチャネル型ＴＦＴ１８１及び複数のｐチャネル型ＴＦＴ１８２でなる素子群と、配線等として機能する複数の導電層１７３及び１７４を合わせて薄膜集積回路１７５とよぶ。なお、本工程では示さないが、薄膜集積回路１７５を覆うように、公知の手段により、保護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
以上のように形成された薄膜集積回路１７５を同一基板上に複数形成することでＣＰＵを作製することができる。
完成したＣＰＵに可撓性を持たせたり、さらに軽量にしたい場合は、基板１１１を公知の方法で剥離して、新たに軽量で可撓性を有する基板に貼り合わせると良い。
更に本実施の形態のＣＰＵの具体的構成についてブロック図を用いて説明する。
図８に示すＣＰＵは、基板３６０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３６１、演算回路用制御回路部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）３６２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３６３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３６４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３６５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３６７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３６８、書き換え可能なＲＯＭ３６９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３８０とを主に有している。またＲＯＭ３６９及びＲＯＭインターフェース３８０は、別チップに設けても良い。これらＣＰＵを構成する様々な回路は、薄膜集積回路１７５が複数集まって構成される。
もちろん、図８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース３６８を介してＣＰＵに入力された命令は、命令解析部３６３に入力され、デコードされた後、演算回路用制御回路部３６２、割り込み制御部３６４、レジスタ制御部３６７、タイミング制御部３６５に入力される。
演算回路用制御回路部３６２、割り込み制御部３６４、レジスタ制御部３６７、タイミング制御部３６５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６２は、演算回路３６１の駆動を制御するための信号を生成する。また、割り込み制御部３６４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６７は、レジスタ３６６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６６の読み出しや書き込みを行う。
またタイミング制御部３６５は、演算回路３６１、演算回路用制御回路部３６２、命令解析部３６３、割り込み制御部３６４、レジスタ制御部３６７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６５は、基準クロック信号ＣＬＫ１（３８１）を元に、内部クロック信号ＣＬＫ２（３８２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図９には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７０上に画素部３７１、画素部３７１が有する画素を選択する走査線駆動回路３７２と、選択された画素にビデオ信号を供給する信号線駆動回路３７３とが設けられている。走査線駆動回路３７２、及び信号線駆動回路３７３から引き回される配線によりＣＰＵ３７４、その他の回路、例えばコントロール回路３７５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
その他の回路として、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を基板上に設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７２、及び信号線駆動回路３７３を同一基板に形成する必要はなく、例えば走査線駆動回路３７２のみを画素部と同一基板に形成し、信号線駆動回路３７３をＩＣチップにより形成し、実装してもよい。
図１０（Ａ）〜図１０（Ｃ）にはパッケージングされたＣＰＵの形態を示す。図１０における基板３９０は図１〜図７で示す基板１１１に相当し、薄膜トランジスタアレイ３９１には薄膜集積回路１７５が複数設けられている。
図１０（Ａ）では、基板３９０上に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３９１、及びＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそれらの上に絶縁膜を介して形成された電極等）３９２が下側となるフェイスダウン状態でＣＰＵがパッケージングされている。また銅やその合金で形成される配線３９３が設けられた配線基板、例えばプリント基板３９７を用意する。プリント基板３９７には、接続端子（ピン）３９４が設けられている。そして電極３９２と、配線３９３とを異方性導電膜３９８等を介して接続する。その後、エポキシ樹脂等の樹脂３９５でＣＰＵを基板３９０上方から覆い、パッケージングされたＣＰＵとして完成する。また、ＣＰＵを樹脂で覆わずに中空に保った状態で外周をプラスチックなどで囲んでもよい。
図１０（Ｂ）では、図１０（Ａ）と異なり、ＣＰＵ表面に設けられた電極３９２が上側となるフェイスアップ状態でＣＰＵがパッケージングされている。そしてプリント基板３９７上に基板３９０を固定し、電極３９２と、配線３９３とをワイヤ３８８により接続する。このようにワイヤにより接続することをワイヤボンディングという。そして電極３９２と、配線３９３に接続されるバンプ３８４とが電気的に接続する。その後、ＣＰＵの周りを中空に保った状態で、ＣＰＵをプラスチック３８５等で囲み、パッケージングされたＣＰＵとして完成する。
図１０（Ｃ）には、可撓性を有する基板、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）３９９上に、ＣＰＵの機能を有する薄膜トランジスタアレイ３９１を固定する例を示す。基板３９０に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３９１を、ＣＰＵ表面に設けられた電極３９２が下側となるフェイスダウン状態で、ＣＰＵをパッケージングする。可撓性を有するＦＰＣ３９９に薄膜トランジスタアレイ３９１を固定するため、基板３９０として可撓性の高いプラスチックを用いると、ＣＰＵ自体の強度が強くなり好ましい。また、可撓性を有するＦＰＣ３９９には銅やその合金で形成される配線３９３を設ける。そして、電極３９２と、配線３９３とを異方性導電膜３９８を介して接続する。その後、エポキシ樹脂等の樹脂３９５を基板３９０を覆うように形成し、パッケージングされたＣＰＵとして完成する。
このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすくなる。そして所望箇所に、ＣＰＵを実装することができ、特に図１０（Ｃ）のようにパッケージングされたＣＰＵが可撓性を有すると、実装する位置の自由度が高まるとともに、ＣＰＵ自体の強度も強くなる。またパッケージングすることによりＣＰＵの機能を補助することもできる。
以上のように、本発明のＴＦＴを用いて、ＣＰＵ等の半導体装置を作製することができる。本発明で形成する薄膜トランジスタにより形成されるＣＰＵは軽量で且つコンパクトであるため、携帯や実装するときの負担を軽減することができる。
なお本実施の形態は、必要であれば他の実施の形態及び実施例と組み合わせることが可能である。
［実施の形態５］
本実施の形態は、本発明のＴＦＴを有する、ＩＣを用いた無線通信が可能な半導体装置を作成する例を、図１１、図１２、図１３、図１４、図１５を用いて説明する。
図１１はマスクＲＯＭの回路図であり、列デコーダ４１５、行デコーダ４１６、ｎチャネル型ＴＦＴ４０１〜４０４を含むメモリセルアレイ４１１、ビット線（データ線）４２４および４２５、ワード線Ｗ１及びＷ２、高電圧電源（ＶＤＤ）４２２、低電圧電源（ＶＳＳまたはＧＮＤ）４２３、列スイッチＳＷ１〜ＳＷ４、列デコーダ４１５により制御されるアドレス線Ｓ１およびＳ２、出力線４１４および制御線４１７、高電圧電源４２２に電気的に接続されている配線４２７および４２８を有している。
メモリセルアレイ４１１のｎチャネル型ＴＦＴ４０１〜４０４として、実施の形態１〜実施の形態３で得られるＴＦＴを用いることができる。
ｎチャネル型ＴＦＴ４０１〜４０４のそれぞれとして、実施の形態１で述べられたＴＦＴを用いた例を図１５（Ａ）〜図１５（Ｃ）に示す。
ＴＦＴ５８１及び５８２は、図７（Ａ）のＴＦＴ１８１と同じ構成である。またＴＦＴ５８１及び５８２は、基板５１１上の下地絶縁膜５１２上に形成されている。
ＴＦＴ５８１は、チャネル形成領域５２６、Ｌｏｖ領域である低濃度不純物領域５２４ａ及び５２４ｂ、Ｌｏｆｆ領域である低濃度不純物領域５３４ａ及び５３４ｂ、ソース領域及びドレイン領域である高濃度不純物領域５３３ａ及び５３３ｂ、シリサイド層５３１、ゲート絶縁膜５２９、第１のゲート電極５２０、第２のゲート電極５２２、サイドウォール５２８を有している。
ゲート絶縁膜５２９は、Ｌｏｆｆ領域上の膜厚が、Ｌｏｖ領域よりも薄い。低濃度不純物領域５２４ａ、５２４ｂ、５３４ａ、５３４ｂ、並びに、高濃度不純物領域５３３ａ及び５３３ｂには、ｎ型を付与する不純物元素、例えばリン（Ｐ）が添加されている。
ＴＦＴ５８２は、チャネル形成領域５５６、Ｌｏｖ領域である低濃度不純物領域５５４ａ及び５５４ｂ、Ｌｏｆｆ領域である低濃度不純物領域５６４ａ及び５６４ｂ、ソース領域及びドレイン領域である高濃度不純物領域５６３ａ及び５６４ｂ、シリサイド層５３１、ゲート絶縁膜５５９、第１のゲート電極５５０、第２のゲート電極５５２、サイドウォール５５８を有している。
ゲート絶縁膜５５９は、ゲート絶縁膜５２９と同様に、Ｌｏｆｆ領域上の膜厚が、Ｌｏｖ領域よりも薄い。低濃度不純物領域５５４ａ、５５４ｂ、５６４ａ、５６４ｂ、並びに、高濃度不純物領域５６３ａ及び５６３ｂには、ｎ型を付与する不純物元素、例えばリン（Ｐ）が添加されている。
ＴＦＴ５８１及び５８２を覆って層間絶縁膜５３５を形成し、層間絶縁膜５３５に高濃度不純物領域５３３ａ、５３３ｂ、５６３ａ、５６３ｂに達するコンタクトホールを形成する。さらに層間絶縁膜５３５上に導電膜を形成し、電極または配線５３６（５３６ａ、５３６ｃ、５３６ｄ、５３６ｅ）を形成する（図１５（Ａ）参照）。
電極または配線５３６ａは、高濃度不純物領域５３３ａに電気的に接続されており、また電極または配線５３６ｄは、高濃度不純物領域５３３ｂに電気的に接続されている。さらに、電極または配線５３６ｅは、高濃度不純物領域５６３ａに電気的に接続されており、電極または配線５３６ｃは、高濃度不純物領域５６３ｂに電気的に接続されている。
次いで電極または配線５３６ａ、５３６ｃ、５３６ｄ、５３６ｅ及び層間絶縁膜５３５を覆うように、層間絶縁膜５７１を形成する。層間絶縁膜５７１は、無機材料又は有機材料により、単層又は積層で形成する。層間絶縁膜５７１は、薄膜トランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため、有機材料により形成することが好ましい。
次に、フォトリソグラフィ法により層間絶縁膜５７１をエッチングして、電極または配線５３６ａ、５３６ｄ、５３６ｅを露出させるコンタクトホールを形成する。ただし電極または配線５３６ｃに達するコンタクトホールは形成しない。
続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をフォトリソ技術を用いてエッチングして、配線等として機能する導電層５７３、５７７、５７８を形成する。導電層５７３、５７７、５７８は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。例えば、バリア層とアルミニウム層、バリア層とアルミニウム層とバリア層等の積層構造を採用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物などに相当する。
導電層５７３は電極または配線５３６ａに電気的に接続されており、導電層５７７は電極または配線５３６ｄに電気的に接続されており、導電層５７８は電極または配線５３６ｅに電気的に接続されている。また電極または配線５３６ｃに電気的に接続する導電層は形成されない（図１５（Ｂ）参照）。
あるいは、電極または配線５３６ｃの一部分を除去し、空隙５７９を形成する。層間絶縁膜５７１形成後に、導電層５７３、５７７、５７８と同様にして導電層５７４を形成するが、導電層５７４は空隙５７９の領域内に達するようにして、電極または配線５３６ｃに電気的に接続しない構成にしてもよい（図１５（Ｃ）参照）。
図１１における、配線４２７に電気的に接続されているＴＦＴ４０１、配線４２８に電気的に接続されているＴＦＴ４０４は、ＴＦＴ５８１の構成を用いることができる。また配線４２７及び４２８に電気的に接続されていないＴＦＴ４０２や４０３は、ＴＦＴ５８２の構成を用いることができる。
なお、図１１では説明簡略化のため、４ビット分のメモリセルアレイを示しているが、本発明の不揮発性メモリ回路は、もちろん４ビットに限定されるものではない。
図１２にマスクＲＯＭを制御するロジック回路（論理回路ともいう）の回路図を示す。ロジック回路の基本構成は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴが相補的に接続されたＣＭＯＳ回路である。後述の列デコーダ及び行デコーダは、このようなＣＭＯＳ回路を用いて形成されている。図１２ではＣＭＯＳ回路を用いたインバータを示している。
図１２のｎチャネル型ＴＦＴ４４１及びｐチャネル型ＴＦＴ４４２は、それぞれ実施の形態１〜実施の形態３で得られるＴＦＴを用いることができる。例えばｎチャネル型ＴＦＴ４４１は、図７（Ａ）に示されるｎチャネル型ＴＦＴ１８１に、ｐチャネル型ＴＦＴ４４２は、図７（Ａ）に示されるｐチャネル型ＴＦＴ１８２と同様に形成すればよい。
ｎチャネル型ＴＦＴ４４１のゲート電極とｐチャネル型ＴＦＴ４４２のゲート電極は、配線４３４によって電気的に接続されており、配線４３４はインバータの入力端子となっている。
またｎチャネル型ＴＦＴ４４１のソース領域またはドレイン領域の一方と、ｐチャネル型ＴＦＴ４４２のソース領域またはドレイン領域の一方は、配線４３２によって電気的に接続されており、配線４３２はインバータの出力端子になっている。
さらに、ｎチャネル型ＴＦＴ４４１のソース領域またはドレイン領域の他方は、電源線４３１に電気的に接続されており、ｐチャネル型ＴＦＴ４４２のソース領域またはドレイン領域の他方は、電源線４３３に電気的に接続されている。
以上の本発明を有するマスクＲＯＭの動作について、図１１を用いて説明する。なお、メモリセルに記憶されたまたは書き込まれたＩＤ番号等の固有データを読み出すことができる回路であれば、以下の回路構成および動作の説明に限定されるものではない。また、図１１においては、説明の簡略化のため、４ビットのマスクＲＯＭを例に、２ビット分のメモリセルの動作説明を行うが、マスクＲＯＭのビット数、動作はこの説明に限定される物ではなく、よりビット数の多い場合でも有効であり、全てのビットのメモリセルのデータを読み出すものとする。
図１１に示すように、本発明を有するマスクＲＯＭは、列デコーダ４１５、行デコーダ４１６、ｎチャネル型ＴＦＴ４０１〜４０４を含むメモリセルアレイ４１１、ビット線（データ線）４２４および４２５、ワード線Ｗ１及びＷ２、高電圧電源（ＶＤＤ）４２２、低電圧電源（ＶＳＳまたはＧＮＤ）４２３、列スイッチＳＷ１〜ＳＷ４、列デコーダ４１５により制御されるアドレス線Ｓ１およびＳ２、出力線４１４および制御線４１７から構成されている。
はじめに、１ビットのメモリセルに記憶または書き込まれているＩＤ番号等の固有データを読み出すにあたり、読み出し時間の１／４を使用して、低電圧電源（ＶＳＳまたはＧＮＤ）の電位をプリチャージする動作について説明する。
制御線４１７に読み出し時間の１／４だけ、ＳＷ３およびＳＷ４が選択された状態になり、ビット線（データ線）４２４および４２５が低電圧電源（ＶＳＳまたはＧＮＤ）４２３に電気的に接続される信号を送る。そうすることで、ビット線（データ線）４２４および４２５は低電圧電源（ＶＳＳまたはＧＮＤ）の電位になる。
このとき、ワード線Ｗ１及びＷ２はｎチャネル型ＴＦＴ４０１〜４０４を選択された状態にしていない。ここで、選択された状態とは、ｎチャネル型ＴＦＴ４０１〜４０４のソース端子とドレイン端子が電気的に接続されることである。
また、列デコーダ４１５により制御されるアドレス線Ｓ１およびＳ２も列スイッチＳＷ１およびＳＷ２を選択された状態にしていない。ここで、選択された状態とは、ビット線（データ線）４２４および４２５と出力線４１４が電気的に接続されることである。
なお、プリチャージする電圧であるが、回路構成、方式、論理の違い等により、本発明のように低電圧電源（ＶＳＳまたはＧＮＤ）にプリチャージする場合、高電圧電源（ＶＤＤ）にプリチャージする場合、および、それ以外の生成電圧にプリチャージする場合と様々であり、限定されるものではない。場合によって最適な電圧を選択すればよい。
次に、読み出し時間の残りの３／４を使用して、本発明を有するマスクＲＯＭからＩＤ番号等の固有データを読み出す動作について説明する。ここでは、読み出されたＩＤ番号等の固有データとして、高電圧電源（ＶＤＤ）と同じ電圧が出力された場合をハイ、低電圧電源（ＶＳＳまたはＧＮＤ）と同じ電圧が出力された場合をローとする。なお、読み出されたＩＤ番号等の固有データがハイなのかローなのかは、回路構成、方式、論理の違い等により異なるので、本説明に限定されない。
行デコーダ４１６によってワード線Ｗ１が選択され、列デコーダ４１５によってアドレス線Ｓ１が選択された場合、ｎチャネル型ＴＦＴ４０１が選択される。そして、ｎチャネル型ＴＦＴ４０１のソース端子とドレイン端子が電気的に接続される。つまり、ｎチャネル型ＴＦＴ４０１のソース端子とドレイン端子にあたる、ビット線（データ線）４２４と高電圧電源（ＶＤＤ）４２２が電気的に接続される。ビット線４２４は高電圧電源（ＶＤＤ）４２２よりもｎチャネル型ＴＦＴ４０１の閾値分低い電圧まで充電される。さらに、列デコーダ４１５によってアドレス線Ｓ１が選択されているので、ビット線（データ線）４２４と出力線４１４が電気的に接続される。ここで、ビット線４２４は高電圧電源（ＶＤＤ）４２２よりもｎチャネル型ＴＦＴ４０１の閾値分低い電圧まで充電されているので、出力線４１４も同じ電位になっていることになる。つまり、出力線４１４には、高電圧電源（ＶＤＤ）４２２よりもｎチャネル型ＴＦＴ４０１の閾値分低い電圧が出力されたことになる。
図示していないが、高電圧電源（ＶＤＤ）４２２よりもｎチャネル型ＴＦＴ４０１の閾値分低い電圧を増幅器に通すことで、高電圧電源（ＶＤＤ）と同じ電位を出力させる。ここで増幅器とは、電圧または電流を増大させることができる回路であり、インバータを２段接続した構成でもよいし、比較器等を用いた構成でもよい。
このようにして、ｎチャネル型ＴＦＴ４０１に記憶または書き込まれていたＩＤ番号等の固有データであるハイが出力線４１４に出力される。
同様にして、行デコーダ４１６によってワード線Ｗ１が選択され、列デコーダ４１５によってアドレス線Ｓ２が選択された場合、ｎチャネル型ＴＦＴ４０２が選択される。ｎチャネル型ＴＦＴ４０２の一方の端子はどこにも接続されていないが、前記のプリチャージする動作によって、他方の端子であるビット線（データ線）４２５が低電圧電源（ＶＳＳまたはＧＮＤ）４２３になっている。つまり、ｎチャネル型ＴＦＴ４０２の一方の端子と他方の端子は低電圧電源（ＶＳＳまたはＧＮＤ）４２３とほぼ同じ電位になっている。さらに、列デコーダ４１５によってアドレス線Ｓ２が選択されているので、ビット線（データ線）４２５と出力線４１４が電気的に接続される。つまり、出力線４１４には、低電圧電源（ＶＳＳまたはＧＮＤ）４２３とほぼ同じ電位が出力されたことになる。
このようにして、ｎチャネル型ＴＦＴ４０２に記憶または書き込まれていたＩＤ番号等の固有データであるローが出力線４１４に出力される。
以上により、マスクＲＯＭに記憶されたまたは書き込まれたＩＤ番号等の固有データを読み出すことができる。
図１３は本発明のメモリセルアレイを含むマスクＲＯＭの上面図を示す。マスクＲＯＭ９００には、本発明のメモリセルアレイ９２０（図１１のメモリセルアレイ４１１に同じ）が形成され、上述のロジック回路のＴＦＴを用いて、列デコーダ９２１（図１１の列デコーダ４１５に同じ）及び行デコーダ９２２（図１１の行デコーダ４１６に同じ）が形成される。
図１３のマスクＲＯＭ９００を有する、ＩＣを用いた無線通信が可能な半導体装置の例を図１４に示す。なお図１４に示す半導体装置は一例であり、本発明は図１４に示す構成に限定されない。
図１４に示す半導体装置（ＩＤチップ、ＩＣチップ、ＩＣタグ、ＩＤタグ、無線チップ、ＲＦＩＤともいう）９３１は、アンテナ９１７、高周波回路９１４、電源回路９１５、リセット回路９１１、整流回路９０６、復調回路９０７、アナログアンプ９０８、クロック発生回路９０３、変調回路９０９、信号出力制御回路９０１、ＣＲＣ回路９０２、コード抽出回路９０４、コード判定回路９０５およびマスクＲＯＭ９００の回路ブロックを有する。また、電源回路９１５は、整流回路９１３および保持容量９１２の回路ブロックを有する。さらに、図６に示すように、マスクＲＯＭ９００は、図１３に示すように、メモリセルアレイ９２０、列デコーダ９２１および行デコーダ９２２を有する。
本実施の形態によって、本発明により作製したＴＦＴを有する、ＩＣを用いた無線通信が可能な半導体装置を作製することができる。本実施の形態により、特に大面積基板内に無線通信が可能な半導体装置を大量に作成する際に、タクトやコストを低減させつことが可能となる。
なお本実施の形態は、必要であれば他の実施の形態及び実施例と組み合わせることが可能である。
本実施例では、図１６（Ａ）〜図１６（Ｃ）、図１７、図１８を用いて、本発明により作製されたＴＦＴの不純物元素の濃度プロファイルについて述べる。
まず本実施例のＴＦＴは、実施の形態１を基にして形成される（図１８参照）。ただし本実施例のＴＦＴではシリサイド層を形成しない。すなわち、図２（Ａ）の不純物元素の添加工程の後、サイドウォール１２８を形成し、サイドウォール１２８より外側のゲート絶縁膜１１４はエッチングにて除去してゲート絶縁膜１２９とする。しかしこのエッチング時に、低濃度不純物領域１２５ａ及び１２５ｂはエッチングしない。その後図２（Ｅ）に示す不純物元素の添加工程を行い、高濃度不純物領域１３３ａ及び１３３ｂを形成する。
すなわち、本実施例のＴＦＴは、基板上の下地絶縁膜（図示せず）上に、チャネル形成領域１２６、Ｌｏｖ領域である低濃度不純物領域１２４ａ及び１２４ｂ、Ｌｏｆｆ領域である低濃度不純物領域１３４ａ及び１３４ｂ、ソース領域及びドレイン領域である高濃度不純物領域１３３ａ及び１３３ｂを有する活性層を有している。
活性層上にはゲート絶縁膜１２９が形成されており、ゲート絶縁膜１２９中、チャネル形成領域１２６上の領域を領域６０１ａ、Ｌｏｖ領域である低濃度不純物領域１２４ａ及び１２４ｂ上の領域を領域６０１ｂ、Ｌｏｆｆ領域である低濃度不純物領域１３４ａ及び１３４ｂ上の領域を６０１ｃとする。ゲート絶縁膜１２９は、Ｌｏｆｆ領域である低濃度不純物領域１３４ａ及び１３４ｂ上である領域６０１ｃの膜厚は、Ｌｏｖ領域である低濃度不純物領域１２４ａ及び１２４ｂ上である領域６０１ｂ、及び、チャネル形成領域１２６上である領域６０１ａの膜厚よりも薄い。
ゲート絶縁膜１２９上には、第１のゲート電極１２０と第２のゲート電極１２２が形成されており、第１のゲート電極１２０の幅が、第２のゲート電極１２２の幅より大きく、すなわち、帽子状型のゲート電極が形成されている。
第１のゲート電極１２０と第２のゲート電極１２２の側面、ゲート絶縁膜１２９の領域６０１ｂの側面、並びに、ゲート絶縁膜１２９の領域６０１ｃの上面には、サイドウォール１２８が形成されている。
本実施例では、島状半導体膜として、結晶性珪素膜を用い、その膜厚ｄ１は６６ｎｍである。またゲート絶縁膜１２９として窒素を含む酸化珪素膜を用い、Ｌｏｆｆ領域である低濃度不純物領域１３４ａ及び１３４ｂ上の膜厚ｄ２は１０ｎｍであり、Ｌｏｖ領域である低濃度不純物領域１２４ａ及び１２４ｂ上の膜厚ｄ３は２０ｎｍである。
第１のゲート電極１２０として窒化タンタル膜を用い、その膜厚ｄ４は３０ｎｍであり、第２のゲート電極１２２としてタングステン（Ｗ）膜を用い、その膜厚ｄ５は３７０ｎｍである。
なお、本実施例では、過去データより算出した結果、リンの添加に対して、窒化タンタルの阻止能が、窒素を含む酸化珪素膜の約１．６倍であることが分かっている。
また上述の通り、Ｌｏｖ領域である低濃度不純物領域１２４ａ及び１２４ｂ上のゲート絶縁膜１２９の膜厚ｄ３は２０ｎｍであり、第１のゲート電極１２０である窒化タンタル膜の膜厚ｄ４は３０ｎｍである。この場合、Ｌｏｖ領域上のゲート絶縁膜１２９と第１のゲート電極１２０の積層膜の、リンの添加に対する阻止能を、窒素を含む酸化珪素膜の厚さに換算すると、式１のように６８ｎｍとなる。
［式１］
２０ｎｍ＋（３０ｎｍ×１．６）＝６８ｎｍ
すなわち、Ｌｏｆｆ領域のリン濃度プロファイルは、表面から１０ｎｍ以下を見ればよく、Ｌｏｖ領域の濃度プロファイルは、表面から６８ｎｍ以下を見ればよい。
図１６（Ａ）は、５％のフォスフィン（ＰＨ３）、流量３０ｓｃｃｍ、印加電圧８０ｋｅＶ、ドーズ量２．６×１０１３ｃｍ−２の条件でリンを添加したときの濃度プロファイルを示している（ピーク濃度１．０×１０１８ｃｍ−３）。図１６（Ｂ）は、５％のフォスフィン（ＰＨ３）、流量３０ｓｃｃｍ、印加電圧８０ｋｅＶ、ドーズ量７．９×１０１３ｃｍ−２の条件でリンを添加したときの濃度プロファイルを示している（ピーク濃度３．０×１０１８ｃｍ−３）。図１６（Ｃ）は、５％のフォスフィン（ＰＨ３）、流量３０ｓｃｃｍ、印加電圧８０ｋｅＶ、ドーズ量１．３×１０１４ｃｍ−２の条件でリンを添加したときの濃度プロファイルを示している（ピーク濃度５．０×１０１８ｃｍ−３）。
図１６（Ａ）〜図１６（Ｃ）に示されるように、Ｌｏｆｆ領域のリン濃度のプロファイルは飽和状態ではない。特に、表面近傍ではリン濃度が少ない上に、ほぼ線形に増えているので、Ｌｏｆｆ領域内のリン濃度は、ゲート絶縁膜１２９の厚さで制御することが可能であることが分かる。例えば、ゲート絶縁膜１２９の領域６０１ｃの厚さを薄くすればするほど、Ｌｏｆｆ領域内のリン濃度を小さくすることができる。
また図１７は、ソース領域及びドレイン領域である高濃度不純物領域１３３ａ及び１３３ｂのリン濃度プロファイルを示している。高濃度不純物領域１３３ａ及び１３３ｂには、ピーク濃度で９．８×１０２０ｃｍ−３のリンが添加されている。
本発明で得られる半導体装置及びその作製方法は以下を含むものである。
チャネル形成領域、第１の低濃度不純物領域、第２の低濃度不純物領域、及び、シリサイド層を含む高濃度不純物領域を有する島状半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介して、前記チャネル形成領域及び第１の低濃度不純物領域と重なっている第１のゲート電極と、前記ゲート絶縁膜を介して、前記チャネル形成領域と重なっている第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極の側面に形成されたサイドウォールとを有し、前記ゲート絶縁膜は、前記第２の低濃度不純領域上の膜厚が、それ以外の領域の膜厚よりも薄いことを特徴とする半導体装置が含まれる。
また、チャネル形成領域、低濃度不純物領域、及び、高濃度不純物領域を有する島状半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介して、前記チャネル形成領域と重なっているゲート電極と、前記ゲート電極の側面に形成されたサイドウォールとを有し、前記ゲート絶縁膜は、低濃度不純領域上の膜厚が、それ以外の領域の膜厚よりも薄いことを特徴とする半導体装置が含まれる。
さらに、チャネル形成領域、低濃度不純物領域、及び、シリサイド層を含む高濃度不純物領域を有する島状半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介して、前記チャネル形成領域と重なっているゲート電極と、前記ゲート電極の側面に形成されたサイドウォールとを有し、前記ゲート絶縁膜は、低濃度不純領域上の膜厚が、それ以外の領域の膜厚よりも薄いことを特徴とする半導体装置が含まれる。
チャネル形成領域、第１の低濃度不純物領域、第２の低濃度不純物領域、及び、高濃度不純物領域を有する島状半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介して、前記チャネル形成領域及び第１の低濃度不純物領域と重なっている第１のゲート電極と、前記ゲート絶縁膜を介して、前記チャネル形成領域と重なっている第２のゲート電極と、前記第１のゲート電極及び前記第２のゲート電極の側面に形成されたサイドウォールとを有し、前記ゲート絶縁膜は、前記第２の低濃度不純領域上の膜厚が、それ以外の領域の膜厚よりも薄いことを特徴とする半導体装置が含まれる。
島状半導体膜を形成し、前記島状半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、第１の導電膜及び第２の導電膜を形成し、前記第２の導電膜をエッチングし、第３の導電膜を形成し、前記第１の導電膜をエッチングして、第１のゲート電極を形成し、前記第３の導電膜をエッチングして、第２のゲート電極を形成し、かつ、前記ゲート絶縁膜中の、前記第１のゲート電極の下の領域以外がエッチングされ、前記ゲート絶縁膜の膜厚が薄くなり、前記第２のゲート電極をマスクとして、前記第１のゲート電極及び前記ゲート絶縁膜を通過させて前記島状半導体膜に不純物元素を添加し、前記島状半導体膜の内、前記第２のゲート電極の下方の領域に、チャネル形成領域を形成し、前記第１のゲート電極と重なる領域に第１の低濃度不純物領域を形成し、前記不純物元素が前記ゲート絶縁膜のみを通過した前記島状半導体膜の両端の領域には、不純物領域が形成され、前記ゲート絶縁膜、前記第１のゲート電極、及び、前記第２のゲート電極を覆って、絶縁層を形成し、前記絶縁層をエッチングして、前記第１のゲート電極及び第２のゲート電極の側面に、サイドウォールを形成し、かつ、前記ゲート絶縁膜の前記サイドウォールに覆われていない領域を除去して、前記島状半導体膜の前記サイドウォールに覆われていない領域を露出させ、前記サイドウォール、前記露出した島状半導体膜を覆って、金属膜を形成し、加熱処理により前記金属膜と前記露出した島状半導体膜を反応させ、前記露出した島状半導体膜中にシリサイド層を形成し、前記サイドウォール、前記第１のゲート電極、前記第２のゲート電極をマスクとして、前記島状半導体膜に不純物元素を添加して、前記露出した島状半導体膜に高濃度不純物領域を形成し、前記不純物領域の、前記ゲート絶縁膜及び前記サイドウォールに覆われた領域に、第２の低濃度不純物領域を形成することを特徴とする半導体装置の作製方法も含まれる。
また、島状半導体膜を形成し、前記島状半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に、第１の導電膜及び第２の導電膜を形成し、前記第２の導電膜をエッチングし、第３の導電膜を形成し、前記第１の導電膜をエッチングして、第１のゲート電極を形成し、前記第３の導電膜をエッチングして、第２のゲート電極を形成し、かつ、前記ゲート絶縁膜中の、前記第１のゲート電極の下の領域以外がエッチングされ、前記ゲート絶縁膜の膜厚が薄くなり、前記第２のゲート電極をマスクとして、前記第１のゲート電極及び前記ゲート絶縁膜を通過させて前記島状半導体膜に不純物元素を添加し、前記島状半導体膜の内、前記第２のゲート電極の下方の領域に、チャネル形成領域を形成し、前記第１のゲート電極と重なる領域に第１の低濃度不純物領域を形成し、前記不純物元素が前記ゲート絶縁膜のみを通過した前記島状半導体膜の両端の領域には、不純物領域が形成され、前記ゲート絶縁膜、前記第１のゲート電極、及び、前記第２のゲート電極を覆って、絶縁層を形成し、前記絶縁層をエッチングして、前記第１のゲート電極及び第２のゲート電極の側面に、サイドウォールを形成し、前記サイドウォール、前記第１のゲート電極、前記第２のゲート電極をマスクとして、前記島状半導体膜に不純物元素を添加して、前記島状半導体膜中の、前記サイドウォールに覆われていない領域に高濃度不純物領域を形成し、前記不純物領域の、前記ゲート絶縁膜及び前記サイドウォールに覆われた領域に、第２の低濃度不純物領域を形成することを特徴とする半導体装置の作製方法も含まれる。
本発明により得られる半導体装置において、前記シリサイド層は、ニッケル、チタン、コバルト、白金、もしくはこれら元素のうち少なくとも２種類を含むものである。
本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明を用いて作製されたＣＰＵのブロック図。 本発明を用いて作製されたＣＰＵの回路図。 本発明を用いて作製されたＣＰＵのパッケージングの形態を示す図。 本発明を用いて作製された、ＩＣを用いた無線通信が可能な半導体装置の回路図。 本発明を用いて作製された、ＩＣを用いた無線通信が可能な半導体装置の回路図。 本発明を用いて作製された、ＩＣを用いた無線通信が可能な半導体装置のブロック図。 本発明を用いて作製された、ＩＣを用いた無線通信が可能な半導体装置のブロック図。 本発明の半導体装置の作製方法を示す図。 本発明を用いて作製されたＴＦＴにおいて、不純物元素の濃度プロファイルを示す図。 本発明を用いて作製されたＴＦＴにおいて、不純物元素の濃度プロファイルを示す図。 本発明を用いて作製されたＴＦＴの断面図。
符号の説明
１１１ 基板
１１２ 下地絶縁膜
１１３ 島状半導体膜
１１４ ゲート絶縁膜
１１５ 導電膜
１１６ 導電膜
１１７ レジスト
１１８ 導電膜
１１９ レジスト
１２０ ゲート電極
１２１ レジスト
１２２ ゲート電極
１２３ レジスト
１２４ａ 低濃度不純物領域
１２４ｂ 低濃度不純物領域
１２５ａ 低濃度不純物領域
１２５ｂ 低濃度不純物領域
１２６ チャネル形成領域
１２７ 不純物元素
１２８ サイドウォール
１２９ ゲート絶縁膜
１３０ 金属膜
１３１ シリサイド層
１３２ 不純物元素
１３３ａ 高濃度不純物領域
１３３ｂ 高濃度不純物領域
１３４ａ 低濃度不純物領域
１３４ｂ 低濃度不純物領域
１３５ 層間絶縁膜
１３６ 配線
１３６ａ 電極または配線
１３６ｂ 電極または配線
１３６ｃ 電極または配線
１３７ａ 低濃度不純物領域
１３７ｂ 低濃度不純物領域
１５０ ゲート電極
１５２ａ 低濃度不純物領域
１５２ｂ 低濃度不純物領域
１５４ａ 低濃度不純物領域
１５４ｂ 低濃度不純物領域
１５６ チャネル形成領域
１５８ サイドウォール
１５９ ゲート絶縁膜
１６０ ゲート電極
１６１ ゲート絶縁膜
１６２ ゲート電極
１６３ ゲート電極
１６３ａ 高濃度不純物領域
１６３ｂ 高濃度不純物領域
１６４ａ 低濃度不純物領域
１６４ａ 低濃度不純物領域
１６５ ゲート絶縁膜
１６６ａ 低濃度不純物領域
１６６ｂ 低濃度不純物領域
１６７ａ 高濃度不純物領域
１６７ｂ 高濃度不純物領域
１７１ 層間絶縁膜
１７３ 導電層
１７４ 導電層
１７５ 薄膜集積回路
１８１ ＴＦＴ
１８２ ＴＦＴ
１８３ ＣＭＯＳ回路
３６０ 基板
３６１ 演算回路
３６２ 演算回路用制御回路部
３６３ 命令解析部
３６４ 割り込み制御部
３６５ タイミング制御部
３６６ レジスタ
３６７ レジスタ制御部
３６８ バスインターフェース
３６９ ＲＯＭ
３７０ 基板
３７１ 画素部
３７２ 走査線駆動回路
３７３ 信号線駆動回路
３７４ ＣＰＵ
３７５ コントロール回路
３８０ ＲＯＭインターフェース
３８１ ＣＬＫ１
３８２ ＣＬＫ２
３８４ バンプ
３８５ プラスチック
３８７ プリント基板
３８８ ワイヤ
３９０ 基板
３９１ 薄膜トランジスタアレイ
３９２ 電極
３９３ 配線
３９４ 接続端子
３９５ 樹脂
３９７ プリント基板
３９８ 異方性導電膜
３９９ ＦＰＣ
４０１ ＴＦＴ
４０２ ＴＦＴ
４０３ ＴＦＴ
４０４ ＴＦＴ
４１１ メモリセルアレイ
４１４ 出力線
４１５ 列デコーダ
４１６ 行デコーダ
４１７ 制御線
４２２ 高電圧電源
４２３ 低電圧電源
４２４ ビット線（データ線）
４２５ ビット線（データ線）
４２７ 配線
４２８ 配線
４３１ 電源線
４３２ 配線
４３３ 電源線
４３４ 配線
４４１ ｎチャネル型ＴＦＴ
４４２ ｐチャネル型ＴＦＴ
５１１ 基板
５１２ 下地絶縁膜
５２０ ゲート電極
５２２ ゲート電極
５２４ａ 低濃度不純物領域
５２４ｂ 低濃度不純物領域
５２６ チャネル形成領域
５２８ サイドウォール
５２９ ゲート絶縁膜
５３１ シリサイド層
５３３ａ 高濃度不純物領域
５３３ｂ 高濃度不純物領域
５３４ａ 低濃度不純物領域
５３４ｂ 低濃度不純物領域
５３５ 層間絶縁膜
５３６ 電極または配線
５３６ａ 電極または配線
５３６ｃ 電極または配線
５３６ｄ 電極または配線
５３６ｅ 電極または配線
５５０ ゲート電極
５５２ ゲート電極
５５４ａ 低濃度不純物領域
５５６ チャネル形成領域
５５８ サイドウォール
５５９ ゲート絶縁膜
５６３ａ 高濃度不純物領域
５６３ｂ 高濃度不純物領域
５６４ａ 低濃度不純物領域
５６４ｂ 低濃度不純物領域
５７１ 層間絶縁膜
５７３ 導電層
５７４ 導電層
５７７ 導電層
５７８ 導電層
５７９ 空隙
５８１ ＴＦＴ
５８２ ＴＦＴ
９００ マスクＲＯＭ
９０１ 信号出力制御回路
９０２ ＣＲＣ回路
９０３ クロック発生回路
９０４ コード抽出回路
９０５ コード判定回路
９０６ 整流回路
９０７ 復調回路
９０８ アナログアンプ
９０９ 変調回路
９１１ リセット回路
９１２ 保持容量
９１３ 整流回路
９１４ 高周波回路
９１５ 電源回路
９１７ アンテナ
９２０ メモリセルアレイ
９２１ 列デコーダ
９２２ 行デコーダ
９３１ 半導体装置

Claims (1)

  1. 基板上に、島状半導体膜を形成し、
    前記島状半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に、第１の導電膜及び第２の導電膜を形成し、
    前記第２の導電膜を第１のエッチングをすることにより、第３の導電膜を形成し、
    前記第１の導電膜を第２のエッチングをすることにより、第１のゲート電極を形成し、
    前記第３の導電膜を第３のエッチングをすることにより、第２のゲート電極を形成し、かつ、前記第１のゲート電極と重なる領域以外の前記ゲート絶縁膜を前記第３のエッチングをすることにより、前記ゲート絶縁膜の膜厚を薄くし、
    前記第２のゲート電極をマスクとして、前記第１のゲート電極及び前記ゲート絶縁膜を通過させて前記島状半導体膜に第１の不純物元素を添加することにより、前記島状半導体膜において、
    前記第２のゲート電極と重なる領域にチャネル形成領域を形成し、
    前記第１のゲート電極と重なる領域に第１の低濃度不純物領域を形成し、
    前記第１の不純物元素が前記ゲート絶縁膜のみを通過した前記島状半導体膜の両端の領域に不純物領域を形成し、前記不純物領域の前記第１の不純物元素の濃度は、前記半導体膜の上面から底面に向かって増加し、
    前記ゲート絶縁膜、前記第１のゲート電極、及び前記第２のゲート電極を覆って、絶縁層を形成し、
    前記絶縁層を第４のエッチングをすることにより、前記第１のゲート電極及び前記第２のゲート電極の側面に、サイドウォールを形成し、
    前記サイドウォール、前記第１のゲート電極、及び前記第２のゲート電極をマスクとして、前記島状半導体膜に第２の不純物元素を添加することにより、前記不純物領域において、前記サイドウォールに領域に覆われなかった領域に高濃度不純物領域を形成し、かつ、前記ゲート絶縁膜及び前記サイドウォールに覆われた領域に第２の低濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
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