KR100203982B1 - 반도체장치 및 그의 제작방법 - Google Patents

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야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 비정질 실리콘막을 결정화시키는 단계, 게이트 절연막과 게이트 전극을 그 위에 형성시키는 단계, 자기 정합적으로 불순물을 주입하는 단계, 실리콘막의 결정화를 촉진시키는 촉매원료를 함유하는 피복을 부착시키는 단계 및 도프된 불순물을 활성시키기 위하여 기판의 변현온도보다 낮은 온도에서 결과적인 구조를 어닐링하는 단계를 포함하는 박막 트랜지스터 제조방법에 관한 것이다. 달리는, 촉매원소가 이온 주입 등에 의해 불순물 영역에 도입하여 구조속에 혼입될 수 있다. 또한, 기판상에 게이트 전극, 게이트 절연막 및 비정질 실리콘을 형성하는 단계, 비정질 실리콘막의 불순물을 주입하여 불순물 영역으로서 소스 및 드레인 영역을 형성하는 단계, 이온 도핑들에 의한 촉매원소를 함유하는 피복을 부착시켜 불순물 영역에 촉매원소를 도입하는 단계, 결과적인 구조를 도프된 불순물을 활성화시키기 위해 기판의 변형을 보다 낮은 온도로 어닐링하는 단계들을 포함하는 박막 트랜지스터 제조방법이 제공된다.

Description

반도체장치 및 그의 제작방법
제1a-e도는 본 발명의 실시예1의 제작공정을 나타내는 단면도.
제2a-e도는 본 발명의 실시예2의 제작공정을 나타내는 단면도.
제3a-e도는 본 발명의 실시예3의 제작공정을 나타내는 단면도.
제4a-e도는 본 발명의 실시예4의 제작공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리기판 2 : 게이트 전극
3 : 양극산화물막 4 : 질화규소막
5 : 반도체영역 6 : 마스크
7a, 7b : N형 불순물영역 8 : 충간절연물
9a, 9b : 전극·배선 18 : 규화니켈막
25 : 산화물층 116 : 규화니켈막
본 발명은 반도체장치 및 그의 제작방법에 관한 것으로, 특히, 박막트랜지스터(TFT) 및 그의 제작방법에 관한 것이다. 본 발명에 따리 제작된 박막트랜지스터는 유리기판과 같은 절연기판상이나 또는 예를 들어 결정성 규소로 된 기판상에 형성될 수 있다. 특히, 본 발명은 열어닐에 의한 결정화 및 활성화 공정을 통해 제작된 박막트랜지스터에 관한 것이다.
최근, 절연기판상에 박막 활성층(활성영역이라고도 불림)을 가지는 절연게이트형 반도체장치에 대한 연구가 활발하게 행해지고 있다. 특히, 박막형의 절연게이트 트랜지스터, 소위, 박막트랜지스터(TFT)가 열심히 연구되고 있다. 이들 TFT는 투명한 절연기판상에 형성되어, 매트릭스 구조를 가지는 액정 등의 표시장치에서 각 화소를 제어하는데 이용되거나 구동회로에 주로 이용될 수 있다. TFT는 TFT에 이용되는 반도체의 재료와 결정상태에 따라, 예를 들어 비정질 실리콘 TFT와 결정성 실리콘 TFT로 분류될 수 있다.
상기한 TFT들중 비정질 실리콘 TFT는 고온 공정을 필요로 함이 없이 제작될 수 있다. 비정질 실리콘 TFT는 대면적의 기판상에서 제작될 때 생산수율이 높기 때문에 이미 실용화되고 있다. 일반적으로, 실용화되어 있는 비정질 실리콘 TFT의 구조는 역스태거형(보텀(bottom) 게이트형이라고도 함)으로 불리는 것으로, 이러한 비정질 실리콘 TFT에서는 게이트 전극이 활성영역 아래에 위치한다.
현재의 TFT 제작방법은, 기판상에 게이트 전극을 형성하는 공정과, 게이트 절연막 및 활성층으로서 비정질 규소막을 형성하는 공정과, 소스 및 드레인영역을 제공하기 위해 비정질 규소막상에 N형의 미결정(微結晶) 규소막을 형성하는 공정을 포함한다. 그러나. 이때, N형의 규소막과 하지막(下地膜)으로서 제공된 비정질 규소막이 거의 같은 에칭률로 에칭되기 때문에, 예를 들어 에칭 스톱퍼 등을 제공하는 추가 공정이 요구된다.
상기 문제를 해결하는 수단으로서, 이온 도핑법을 이용하여 고속 이온을 비정질 규소막에 직접 주입하는 것에 의해 소스 및 드레인을 형성하는 방법이 제안되어 있다.
그러나, 이 방법은, 고속 이온이 주입된 영역은 결정성이 현저하게 나쁘기 때문에 도전율이 나빠서, 그대로는 사용할 수 없다는 점에서 여전히 만족스럽지 못하다. 레이저 빔 등으로부터의 광 에너지를 이용하는 어닐에 의해 이들 영역의 결정성을 증가시키는 것이 제안되어 있으나, 이 방법은 대량생산에 적용될 수 없다.
현재, 실용적으로 채용될 수 있는 것으로 고려되는 방법은, 가열에 의해 비정질 규소를 결정화시키는 것이다. 그러나, 이 방법은 600℃ 이상의 온도에서 어닐하는 것을 요한다. 따라서, 이 방법은 기판의 문제로부터 실용적이지 않다. 즉, 비정질 실리콘 TFT에 일반적으로 사용되는 무(無)알칼리 유리 기판은 그의 변형온도가 600℃(예를들어, 코닝 #7059 유리 기판은 593℃)이하 이기 때문에, 600℃에서의 어닐에서는 유리 기판이 수축 또는 뒤틀림을 겪게 된다.
또한, 600℃에서의 어닐은, 저온에서 유리하게 제작될 수 있는 비정질 실리콘 TFT의 특성을 손상시킨다. 구체적으로는, 활성영역도 600℃에서 결정화되어버려, 유익한 특성들을 완전히 잃는다. 즉, 비정질 실리콘 TFT가 낮은 리크전류 특성을 갖지 않는다. 이 문제는 결정화 공정이 보다 저온(바람직하게는, 유리의 변형온도보다 50℃ 이상 낮은 온도)에서 수행될 것을 요한다.
일반적으로, 비정질 상태의 반도체는 낮은 전계이동도를 갖는다. 따라서, 이들은 고속동작이 요구되는 TFT에서 사용될 수 없다. 또한, P형 비정질 규소의 전계이동도는 극히 낮기 때문에, P채널형 TFT(PMOS TFT)를 제작할 수 없고, 따라서, N채널형 TFT(NMOS TFT)와 P채널형 TFT를 조합시켜, 상보형 MOS회로(CMOS)를 형성할 수 없다.
비정질 반도체와 대조적으로, 결정성 반도체는 전계이동도가 높고, 따라서, TFT의 고속동작에 사용하는데 적당하다. 결정성 규소는, NMOS TFT 뿐만 아니라 PMOS TFT도 결정성 규소로부터 얻을 수 있기 때문에 CMOS 회로를 쉽게 제작할 수 있다는 점에서도 또한 유리하다. 따라서, 액티브 매트릭스부분 뿐만 아니라 주변회로(구동회로와 같은)도 CMOS의 결정성 실리콘 TFT로 구성하는, 소위, 모놀리식 구조를 가지는 액티브 매트릭스 방식의 액정표시장치가 제안되어 있다. 이러한 이유로, 최근에는 결정성 규소를 이용한 TFT의 연구 개발이 활발하다.
결정성 규소를 얻는 방법의 하나로서, 레이저광 또는 그것과 동등한 강광(强光)을 조사(照射)하는 것에 의해 비정질 규소를 결정화시키는 방법이 있으나, 이 방법은 레이저 출력의 불안정성과 극히 단시간의 공정인 것이 유래하는 불안정성 때문에 대량생산에 적절하지 않다.
현재, 실용적으로 채용가능한 것으로 고려되는 비정질 규소의 결정화방법은 가열처리, 즉 열(熱) 결정화를 이용하는 것이다. 이 방법에서는, 배치(batch)들 사이의 편차가 적은 균일한 품질의 결정성 규소를 얻을 수 있다. 그러나, 이 방법은 여전히 해결하여야 할 문제점들을 갖는다.
일반적으로, 열 결정화에는, 600℃ 정도의 온도에서의 장시간의 어닐이나 또는 1000℃ 이상 만큼 높은 온도에서의 어닐이 필요하였다. 후자의 방법을 채용하면, 석영으로 된 기판 이외의 기판이 사용되는 경우에는 이용될 수 없기 때문에 기판재료 선택의 여지가 좁게 되고, 전자의 방법에서는, 기판재료 선택의 여지는 넓지만, 다른 문제점들이 있다.
저렴한 무알칼리 유리 기판(코닝 #7059 유리 기판과 같은)을 사용하여 TFT를 제작하는 방법은, ① 기판상에 비정질 규소막을 성막하는 공정과, ② 600℃ 이상에서 24시간 이상 비정질 규소막을 결정화시키는 공정과, ③ 게이트 절연막을 성막하는 공정과, ④ 게이트 전극을 형성하는 공정과, ⑤ (이온 주입 또는 이온 도핑에 의해) 불순물을 도입하는 공정과, ⑥ 도프된 불순물을 600℃ 이상에서 24시간 이상 활성화시키는 공정과, ⑦ 층간절연물을 형성하는 공정과, ⑧ 소스 및 드레인영역을 형성하는 공정을 포함한다.
상기 공정들중, 도프된 불순물을 활성화시키는 6번째 공정이 특히 문제가 되는 것으로 밝혀졌다. 무알칼리 유리의 대부분은 변형온도가 600℃ 근처(예를 들어, 코닝 #7059 유리의 변형온도 593℃)이다. 이것은, 이 공정에서 기판의 수축이 고려되어야 한다는 것을 의미한다. 2번째 공정, 즉, 어닐 공정에서는, 아직 패터닝이 행해져 있지 않기 때문에 기판의 수축은 문제가 되지 않는다. 그러나, 6번째 공정에서는, 회로의 패터닝이 행해져 있기 때문에, 기판 수축하면, 이후 공정에서의 마스크 맞춤이 행해질 수 없고, 이것은 생산수율 저하의 큰 원인이 된다. 따라서, 6번째 공정을 보다 저온, 바람직하게는, 유리 변형온도보다 50℃ 이상 낮은 온도에서 수행하는 것이 요망되었다.
공정온도를 낮추기 위해서는, 전술한 바와 같이 레이저 등을 이용하는 방법도 고려되지만, 레이저의 불안정성 뿐만 아니라, 레이저가 조사되는 부분(소스 및 드레인영역)과 레이저가 조사되지 않는 부분(활성영역, 즉, 게이트 전극 아래의 영역 사이의 온도상승의 차이에 기인하는 응력 발생 때문에, 신뢰성이 저하한다.
따라서, TFT의 제작에 레이저 등을 채용하는 것은 양산성의 점에서 곤란하였다. 한편, 그 외의 방법으로서 유효한 방법은 현재로는 보이지 않았다. 본 발명은 이러한 곤란한 과제에 대한 해결을 준다. 즉, 본 발명은 양산성을 유지하면서 상기 문제점들을 해결하는 것을 과제로 한다.
본 발명자들의 집중적인 연구결과, 실질적으로 비정질 상태인 규소막에 미량의 촉매물질을 첨가함으로써 결정화를 촉진시켜, 결정화 온도를 저하시키고, 결정화 시간을 단축시킬 수 있다는 것을 알게 되었다. 바람직한 촉매물질로서는, 순수한 금속, 즉, 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt), 또는 이들 원소의 규화물과 같은 화합물이 있다. 구체적으로는, 본 발명에 따른 방법은, 이들 촉매원소를 함유하는 막, 입자, 클러스터 등의 형태의 재료를 비정질 규소막 위 또는 아래에 밀착하여 형성하는 공정과, 그렇게 하여 형성된 재료를 적당한 온도, 전형적으로는 580℃ 이하, 바람직하게는 550℃ 이하의 온도에서 열어닐하여 결정화시키는 공정을 포함한다. 또는, 촉매원소를 함유하는 재료를 비정질 규소막에 밀착하여 형성하는 것 대신에, 촉매원소를 이온 주입과 같은 수단에 의해 비정질 규소에 도입시킬 수도 있다.
당연히, 어닐 온도가 높을수록 결정화 시간이 단축될 수 있다. 또한, 니켈, 철, 코발트 또는 백금의 농도가 클수록 결정화온도가 낮아지고 결정화 시간이 단축된다. 본 발명자들의 연구결과, 결정화를 촉진시키기 위해서는, 상기 촉매원소들중 적어도 하나의 원소가 1×1017㎝-3보다 높은 농도, 바람직하게는 5×1018㎝-3이상의 농도로 존재하는 것이 필요하다는 것을 알았다.
그러나, 상기 촉매물질을 규소에 대해서는 바람직하지 않기 때문에, 그의 농도가 가능한 한 낮은 수준으로 제어되는 것이 바람직하다. 본 발명자들의 연구결과, 이들 촉매물질의 농도는 합계하여 1×1020㎝-3이하인 것이 바람직하다는 것을 알았다. 특히, 활성층으로서 이용하는 경우에는, 충분한 신뢰성 및 특성을 얻기 위해 촉매물질의 농도가 1×1018㎝-3이하, 바람직하게는 1×1017㎝-3이하, 더 바람직하게는 1×1016㎝-3이하로 제어되어야 한다.
본 발명자들은 이 촉매원소 효과를 주목하고, 이들 원소들을 이용함으로써 종래기술의 문제점을 해결할 수 있다는 것을 알았다. 본 발명의 일 실시예에 따른 TFT의 제작방법은, 게이트 전극을 형성하고 공정과, 게이트 절연막을 성막하는 공정과, 비정질규소막을 성막하는 공정과, 이온 주입 또는 이온 도핑에 의해 비정질 규소막에 불순물을 도입하는 공정과, 규소막상에 촉매원소를 함유하는 물질의 막을 형성하는 공정과, 도프된 불순물을 550℃ 이하, 8시간 이내의 가열처리에 의해 활성화시키는 공정, 및 소스 및 드레인 전극을 형성하는 공정을 포함한다.
본 발명의 다른 실시예에 따른 TFT의 제작방법은, 게이트 전극을 형성하는 공정과, 게이트 절연막을 성막하는 공정과, 비정질 규소막을 성막하는 공정과, 이온 주입 또는 이온 도핑에 의해 비정질 규소막에 불순물을 도입하는 공정과, 이온 주입 또는 이온 도핑에 의해 규소막에 촉매원소를 도입하는 공정과, 도프된 불순물을 550℃ 이하, 8시간 이내의 가열처리에 의해 활성화시키는 공정, 및 소스 및 드레인 전극을 형성하는 공정을 포함한다.
상기 방법의 공정에서, 네번째 공정과 그 다음의 공정은 역전될 수도 있다. 즉, 불순물을 도핑하는 공정이 촉매원소를 도입하는 공정 전이나 후에 행해질 수 있다. 주로 소스 및 드레인영역에 도입되는 촉매원소는 그 영역의 결정화를 현저하게 촉진시킨다. 따라서, 활성화를 위해서는, 550℃ 이하, 전형적으로는 500℃ 이하의 온도로도 충분하다. 또한 어닐 시간도 8시간 이내, 전형적으로는 4시간 이내로 충분하다. 특히, 이온 주입 또는 이온 도핑을 사용하여 규소막에 촉매원소가 도입되는 경우에는, 촉매원소가 규소막에 균일하게 분포되는 것으로 밝혀졌기 때문에, 결정화가 매우 신속하게 진행되는 것으로 밝혀졌다.
촉매원소는 불순물의 도핑에 이용되는 마스크를 사용하여 규소막에 도입될 수도 있다. 그 마스크는 게이트 전극의 배면으로부터의 노광(露光)에 의해 자기정합적으로 얻어질 수 있다.
본 발명은 또 다른 실시예에 따른 TFT 제작방법은, 비정질 규소막을 성막하는 공정과, 600℃ 이에서 24시간 이상 가열함으로써 비정질 규소막을 결정화시키는 공정과, 게이트 절연막을 성막하는 공정과, 게이트 전극을 형성하는 공정과, 이온 주입 또는 이온 도핑에 의해 비정질 규소막에 불순물을 도입하는 공정과, 규소막상에 촉매원소를 함유하는 물질의 막을 성막하는 공정과, 도프된 불순물을 600℃ 이하, 8시간 이내의 가열처리에 의해 활성화시키는 공정과, 충간절연물을 형성하는 공정, 및 소스 및 드레인 전극을 형성하는 공정을 포함한다.
본 발명의 또 다른 실시예에 따른 TFT 제작방법은, 비정질 규소막을 성막하는 공정과, 600℃ 이상에서 24시간 이상 가열함으로써 비정질 규소막을 결정화시키는 공정과, 게이트 절연막을 성막하는 공정과, 게이트 전극을 형성하는 공정과, 이온 주입 또는 이온 도핑에 의해 비정질 규소막에 불순물을 도입하는 공정과, 이온 주입 또는 이온 도핑에 의해 규소막에 촉매원소를 도입하는 공정과, 도프된 불순물을 600℃ 이하, 8시간 이내의 가열처리에 의해 활성화시키는 공정과, 충간절연물을 형성하는 공정 및 소스 및 드레인 전극을 형성하는 공정을 포함한다.
상기 방법의 공정에서, 다섯번째 공정과 그 다음의 공정은 바꾸어질 수 있다. 즉, 불순물 도핑공정이 촉매원소를 도입하는 공정 전이나 후에 행해질 수 있다. 주로 소스 및 드레인영역에 도입되는 촉매원소는 그 영역의 결정화를 현저하게 촉진시킨다. 따라서, 활성화를 위해서는, 600℃ 이하, 전형적으로는 550℃ 이하로도 충분하다. 또한 어닐 시간도 8시간 이내, 전형적으로는 4시간 이내로 충분하다. 특히, 이온 주입 또는 이온 도핑을 사용하여 규소막에 촉매원소가 도입되는 경우에는, 촉매원소가 규소막에 균일하게 분포되는 것으로 밝혀졌기 때문에, 결정화가 매우 신속하게 진행되는 것으로 밝혀졌다.
본 발명에 따른 방법은, 규소에 바람직하지 않은 촉매원소를 첨가하는 것을 포함하지만, 활성영역에서의 촉매원소의 농도는 1×1018㎝-3이하의 매우 낮은 수준으로 억제되는 것을 특징으로 한다. 즉, 상기한 모든 방법은 활성영역상에 도핑에 사용되는 마스크 또는 게이트 전극을 제공하는 것을 포함하기 때문에, 촉매원소가 활성영역에 직접 접촉되거나 주입되는 일은 없다. 그리하여, TFT의 신뢰성과 특성이 아무런 손상 없이 유지될 수 있다. 특히, 활성영역과 비교하여 10배 이상의 농도로 니켈을 불순물영역에 주입시키고, 어닐 온도와 저속시간을 최적으로 설정함으로써, 활성영역을 비정질 상태로 유지하면서, 불순물영역을 활성화시킬 수 있다. 어닐이 열평형 상태를 유지하면서 행해지기 때문에, 레이저 어닐에서 발생하는 온도차이는 일어나지 않는다.
이하에, 실시예에 의거하여 본 발명을 더 상세히 설명한다.
[실시예1]
제1(a)도-제1(e)도는 본 실시예의 제작공정을 나타내는 단면도이다. 먼저 코닝 #7059 유리기판(1)상에 탈탄막을 3000-8000Å, 예를 들어, 5000Å의 두께로 형성하고, 이것을 패터닝하여 게이트 전극(2)을 형성하였다. 그 다음, 탄탈막의 표면을 양극산화하여, 양극산화물막(3)을 1000-3000Å, 예를 들어, 2000Å의 두께로 형성하였다. 이어서, 플라즈마 CVD법에 의해 게이트 절연막으로 질화규소막(4)을 1000-5000Å, 예를 들어, 1500Å의 두께로 퇴적하였다. 그후, 플라즈마 CVD법에 의해 진성(I형)의 비정질 규소막을 200-1500Å 예를들어, 500Å의 두께로 퇴적하고, 얻어진 비정질 규소막을 패터닝하여 반도체영역(5)을 얻었다(제1a도).
다음에, 기판의 표면에 포토레지스트를 도포하고, 기판의 배면으로부터의 노광(露光)에 의해 게이트 전극의 패턴에 맞추어 마스크(6)를 형성하였다(제1b도).
그 다음, 이 마스크(6)을 이용하여, 이온 도핑범에 의해 반도체영역(5)에 불순물로서 인을 주입하였다. 이온 도핑에서, 도핑 가스로서 포스핀(PH3)을 사용하고, 가속전압을 60-90kV, 예를 들어, 80kV로 하였다. 도즈량은 1×1015∼8×1015cm-2으로 하였다. 본 실시예에서, 인의 도즈량은 2×1015cm-2이었다. 그 결과, N형 불순물영역(7a, 7b)이 형성되었다(제1c도).
그 다음, 마스크(6)을 사용하여, 이온 도핑법에 의해 니켈이온을 주입하였다. 도즈량은 2×1013∼2×1014cm-2, 예를 들어, 5×1013이었다. 그 결과, N형 불순물영역(7a, 7b)에서의 니켈농도는 약 5×1018cm-3이었다.(제1d도).
그후, 바람직하게는 0.1-1기압의 분압으로 수소를 함유하는 수소분위기 중에서 500℃로 4시간 어닐하여, 불순물을 활성화하였다. 이때, 니켈이온이 불순물영역에 이미 주입되어 있기 때문에, 니켈의 결정화촉진 촉매작용에 의해 이들 불순물영역에서 재결정화가 용이하게 진행하였다. 그리하여 불순물영역(7a, 7b)이 활성화되었다.
이어서, 플라즈마 CVD법에 의해 충간절연물(8)로서 두께 3000Å의 산화규소막을 퇴적하고, 그 충간절연물에 콘택트 홀을 형성하여, 질화티탄과 알루미늄 등의 금속재료로 된 다층막을 사용하여 TFT의 소스 및 드레인영역의 전극, 배선(9a, 9b)을 형성하였다. 그리하여, 박막트랜지스터가 완성되었다(제1e도).
얻어진 TFT의 불순물영역 및 활성영역의 니켈농도를 2차이온 질량분석법에 의해 측정하였다. 불순물영역의 니켈농도는 1×1018∼5×1018cm-3이었고, 활성영역의 니켈 농도는 1×1016cm-3이하이었다.
[실시예 2]
제2(a)도-제1(e)도는 본 실시예의 제작공정을 나타내는 단면도이다. 먼저 코닝 #7059 유리기판(11)상에 탈탄막을 3000-8000Å, 예를 들어, 5000Å의 두께로 형성하고, 이것을 패터닝하여 게이트 전극(12)을 형성하였다. 그 다음, 탄탈막의 표면을 양극산화하여, 양극산화물막(13)을 1000-3000Å, 예를 들어, 2000Å의 두께로 형성하였다. 이어서, 플라즈마 CVD법에 의해 게이트 절연막으로 질화규소막(14)을 1000-5000Å, 예를 들어, 1500Å의 두께로 퇴적하였다. 그후, 플라즈마 CVD법에 의해 그 질화규소막상에 진성(I형)의 비정질 규소막을 200-1500Å 예를들어, 500Å의 두께로 퇴적하였다. 얻어진 비정질 규소막을 패터닝하여 반도체영역(15)을 얻었다(제1a도).
다음에, 기판의 표면에 포토레지스트를 도포하고, 기판의 배면으로부터의 노광(露光)에 의해 게이트 전극의 패턴에 맞추어 마스크(16)를 형성하였다(제1b도).
이 마스크(16)을 이용하여, 이온 도핑법에 의해 반도체영역(15)에 불순물로서 인을 주입하였다. 이온 도핑에서, 도핑가스로서 포스핀(PH3)을 사용하고, 가속전압을 60-90kV, 예를 들어, 80kV로 하였다. 도즈량은 1×1015∼8×1015cm-2이었다. 본 실시예에서, 인의 도즈량은 2×1015cm-2이었다. 그 결과, N형 불순물영역(17a, 17b)이 형성되었다(제1c도).
다음에, 스퍼터법에 의해 규화니켈막(화확식 NiSiX(여기서, x는 0.4-2.5의 범위, 예를 들어, x=2.0)로 표현됨)(18)을 5-200Å, 예를 들어 20Å의 두께로 전체표면에 형성하였다. 형성된 막은 약 20Å으로 얇기 때문에, 이 막은 연속적인 막보다는 입자들의 집합체와 같이 보였다. 막의 외관은 본 실시예에서 중요하지 않다(제2d도).
그후, 바람직하게는 0.1-1기압의 분압으로 수소를 함유하는 수소분위기 중에서 450℃로 4시간 어닐하여, 불순물을 활성화하였다. 이때, N형 불순물영역(17a, 17b)에는 규화니켈막(18)이 미리 형성되었기 때문에, 그 막으로부터 니켈 원자가 확산하여, 니켈의 결정화촉진 촉매작용에 의해 재결정화가 용이하게 진행하였다. 그리하여 불순물영역(17a, 17b)이 활성화되었다.
이어서, 플라즈마 CVD범에 의해 충간절연물(19)로서 두께 3000Å의 산화규소막을 형성하고, 그 충간절연물에 콘택트 홀을 형성하여, 질화티탄과 알루미늄 등의 금속재료로 된 다층막을 사용하여 TFT의 소스 및 드레인영역의 전극, 배선(20a, 20b)을 형성하였다. 그리하여, 박막트랜지스터가 완성되었다(제2e도).
얻어진 TFT의 불순물영역 및 활성영역의 니켈농도를 2차이온 질량분석법(SIMS)에 의해 측정하였다. 불순물영역의 니켈농도는 1×1018∼3×1016cm-3이었고, 활성영역의 니켈 농도는 1×1016∼5×1016cm-3이었다.
[실시예 3]
제3(a)도-제3(e)도는 본 실시예의 제작공정을 나타내는 단면도이다. 먼저코닝 #7059 유리기판(110)상에 스퍼터법에 의해 하지막(下地膜)으로서 두께 2000Å의 산화규소막(111)을 형성하였다. 그다음 플라즈마 CVD법에 의해 진성(I형)의 비정질 규소막을 500-1500Å 예를들어, 1500Å의 두께로 퇴적하였다. 이어서 이 비정질 규소막을 질소분위기 중에서 600℃로 48시간 어닐하여 결정화시켰다. 어닐후, 규소막을 패터닝하여 섬형상 규소영역(112)를 형성하고, 그 위에 스퍼터법에 의해 게이트 절연막으로 두께 1000Å의 산화규소막(113)을 퇴적하였다. 스퍼터링에는, 타겟으로 산화규소를 사용하고, 스퍼터링시의 기판온도는 200~400℃, 예를 들어, 350℃로 유지하고, 스퍼터링 분위기는 산소와 아르곤을 함유하는 것으로, 아르곤대 산소의 비를 0.5이하, 예를 들어, 0.1이하로 하였다.
이어서, 감압 CVD법에 의해 0.1~.2%의 인을 함유하는 규소막을 6000~8000Å, 예를 들어, 6000Å의 두께로 퇴적하였다. 산화규소막의 성막공정과 규소막의 성막공정은 연속적으로 행하는 것이 바람직하다. 얻어진 규소막을 패터닝하여, 게이트전극(14)을 형성하였다(제3a도).
다음에 게이트 전극을 마스크로 하여 플라즈마 도핑법에 의해 불순물로서 인을 섬형상 규소영역에 도입하였다. 이 도핑에서, 도핑가스로 포스핀(PH3)을 사용하고, 가속전압 60-90kV, 예를 들어, 80kV로 하였다. 도즈량은 1×1015∼8×1015cm-2이었다. 본 실시예에서, 인의 도즈량은 2×1015cm-2이었다. 그리하여, N형 불순물영역(115a, 115b)이 형성되었다(제3b도).
다음에 불순물영역상의 산화규소막(113)을 에칭하여, 불순물영역(115a, 115b)을 노시키고, 스퍼터법에 의해 규화니켈막(화확식 NiSiX(여기서, x는 0.4~2.5의 범위, 예를 들어, x=2.0)로 표현됨)(18)을 5~200Å, 예를 들어 20Å의 두께로 전체표면에 걸쳐 퇴적하였다. 형성된 막은 약 20Å으로 얇기 때문에, 이 막은 연속적인 막보다는 입자들의 집합체와 같이 보였다. 막의 외관은 본 실시예에서 중요하지 않다(제3c도).
그후, 질소분위기 중에서 500℃로 4시간 어닐하여, 불순물을 활성화시켰다. 이때, 불순물영역(115a, 115b)상에 미리 퇴적된 규화니켈막으로부터 니켈이 그 불순물영역으로 확산하기 때문에, 이 어닐에 의해 재결정화가 용이하게 진행하였다. 그리하여 불순물영역(115a, 115b)이 활성화되었다(제3d도).
이어서, 플라즈마 CVD법에 의해 충간절연물(117)로서 두께 6000Å의 산화규소막을 퇴적하고, 그 충간절연물에 콘택트 홀을 형성하여, 질화티탄 및 알루미늄 등의 금속재료로 된 다층막을 사용하여 TFT의 소스 및 드레인영역의 전극, 배선(118a, 118b)을 형성하였다. 마지막으로, 1기압의 수소분위기에서 350℃로 30분간 어닐하였다. 이상의 공정에 의해, 박막트랜지스터가 완성되었다(제3e도).
얻어진 TFT의 소스 및 드레인영역과 활성영역의 니켈농도로 2차이온 질량분석법(SIMS)에 의해 측정하였다. 소스 및 드레인영역의 니켈온도는 1×1018∼5×1018cm-3이었고, 활성영역의 니켈 농도는 1×1016cm-3이하이었다.
[실시예 4]
제4(a)도-제4(e)도는 본 실시예의 제작공정을 나타내는 단면도이다. 먼저 코닝 #7059 유리기판(29)상에 스퍼터법에 의해 하지막으로서 두께 2000Å의 산화규소막(21)을 형성하였다. 이어서, 플라즈마 CVD법에 의해 진성(I형)의 비정질규소막을 500-1500Å 예를들어, 1500Å의 두께로 퇴적한 다음, 이 비정질규소막을 질소분위기중에서 600℃로 48시간 어닐하여 결정화시켰다. 어닐후, 규소막을 패터닝하여 섬형상 규소영역(22)를 형성하였다.
그다음, 출발재료로서 테트라에톡시실란(TEOS; Si(OC2H5)4) 및 산소를 사용하여 플라즈마 CVD법에 의해 게이트 절연막으로서 두께 1000Å의 산화규소막(23)을 퇴적하였다. 또한, 트리클로로에틸렌(C2HCl3)을 출발가스재료에 첨가하였다. 성막전 체임버에 산소를 400 sccm(분당 표준입방센티미터)의 유량으로 흘려보내고, 전체 압력을 5Pa로, 기판온도를 300℃로, RF전력을 150W로하여 플라즈마를 발생시키고, 이 상태를 10분간 유지하였다. 그후, 체임버에 산소를 300sccm, TEOS를 15sccm, 트리클로로에틸렌을 2sccm의 유량으로 도입하여 산화규소막을 성막하였다. 성막시의 기판온도, RF 전력 및 전체 압력은 각각 300℃, 75W 및 5Pa이었다. 성막 완료후, 체임버에 100 토르의 수소를 도입하고, 350℃에서 35분의 수소어닐을 행하였다.
이어서, 스퍼터법에 의해 탄탈막을 3000-8000Å, 예를 들어, 600Å의 두께로 퇴적하였다. 탄탈 대신에 티탄, 텅스텐, 몰리브덴, 또는 규소를 사용할 수도 있다. 그러나, 그 막은 후의 활성화에 견딜만큼의 고내열성을 가져야 한다. 산화규소막(23)의 성막공정과 탄탈막의 성막공정은 연속적으로 행하는 것이 바람직하다. 그 다음, 탄탈막을 패터닝하여, TFF의 게이트 전극(24)을 형성하였다. 이어서, 그 탄탈막의 표면을 양극산화하여, 그의 표면에 산화물층(25)을 형성하였다. 양극산화는 1-5%의 주석산을 함유하는 에틸렌 글리콜 용액 중에서 행해졌다. 얻어진 산호물층의 두께는 2000Å(제4a도).
그후, 게이트 전극을 마스크로 하여 플라즈마 도핑법에 의해 불순물로서 인을 섬형상 규소영역에 도입하였다. 이 도핑공정에서, 도핑가스로서 포스핀(PH3)을 사용하고, 가속전압을 80kV로 하였다. 본 실시예에서, 인의 도즈량은 2×1015cm-2이었다. 이렇게 하여, N형 분순물영역(26a,26b)이 형성되었다. 이때, 양극산화물 때문에, 불순물영역(26a,26b)과 게이트 전극(24)은 오프셋 상태로 되어 있다(제4b도).
이어서, 게이트 전극을 마스크로 하여 이온 도핑법에 의해 니켈 이온을 주입하였다. 니켈의 도즈량은 2×1013∼2×1014cm-2, 예를 들어, 5×1013cm-2이었다. 그 결과, N형 불순물영역(26a, 26b)의 니겔농도는 5×1018cm-3이었다(제4c도).
그후, 질소분위기중에서 500℃로 4시간 어닐하여 불순물을 활성화시켰다. 이때, N형 불순물영역(26a, 26b)에는 니켈 이온이 미리 주입되어있기 때문에, 니켈의 결정화촉진 촉매작용에 의해 재결정화가 용이하게 진행되었다. 그리하여 불순물영역(26a, 26b)이 활성화되었다(제4d도).
이어서, 출발재료로서, TEOS를 이용하는 플라즈마 CVD법에 의해 충간절연물(27)로서 두께 2000Å의 산화규소막을 퇴적하고, 그 충간절연물에 콘택트 홀을 형성하여, 질화티틴 및 알루미늄 등의 금속재료로 된 다층막을 사용하여 TFT의 소스 및 드레인영역의 전극, 배선(28a, 28b)을 형성하였다. 그리하여, 반도체회로가 완성되었다(제4e도)
제작된 박막트랜지스터는 10V의 게이트 전압에서 70-100cm2/Vs의 전계효과 이동도를 가지고 2.5-4.0V의 스레시홀드 전압을 가지며, 게이트에 -20V의 전압을 인가한 때의 리크전류는 10-13A이하이었다.
본 발명은, 도프된 불순물을 500℃와 같은 저온에서 4시난 이내의 단시간에 활성화시켜, 향상된 처리량으로 박막트랜지스터를 제공한다. 또한, 종래 600℃ 이상의 공정을 채용한 경우에는 유리기판의 변형이 생산수율 저하의 원인으로서 문제가 되었으나, 본 발명은 저온에서 행해지는 결정화가 유리기판에서 일어나는 수축 및 뒤틀림을 방지하므로 종래의 문제점들을 해결한다.
상기한 본 발명의 이점은 대면적의 기판들을 한번에 처리하는 것을 가능하게 한다. 즉, 대면적 기판을 처리하는 것에 의해, 1매의 기판으로부터 다수의 반도체회로(매트릭스회로와 같은)를 절단할 수 있어, 회로의 단가를 상당히 저하시킬 수 있다. 이것을 액정표시장치의 제작에 응용한 경우에는, 본 발명에 따른 방법은 양산성의 향상과 특성의 개선을 제공한다. 이와 같이, 본 발명은 공업상 유익한 발명이다.

Claims (76)

  1. 기판상에 형성된 결정성의 반도체층과, 그 반도체층에 형성되고 불순물을 함유하는 P형 또는 N형 도전성의 한쌍의 불순물영역을 포함하는 반도체장치로서, 상기 반도체층이 그의 결정화를 촉진시키는 촉매를 1×1020원자/cm3이하의 농도로 함유하고,상기 한쌍의 불순물영역들 중 하나 또는 모두의 내측 가장자리가 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 촉매가, 니켈, 철, 코발드 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 반도체 장치.
  3. 접합을 사이에 형성하고 있는 제1영역과 제2영역을 가지는 반도체층을 포함하고, 상기 제1영역이 진성 도전성을 가지며, 상기 제2영역은 결정성을 가지고, P형 또는 N형 도전성을 가지고 있는 반도체장치로서, 상기 제2영역이 그의 결정화를 촉진시키는 촉매를 1×1020원자/cm3이하의 농도로 함유하고, 상기 제2영역의 내측 가장자리가 게이트 전극의 가장자리와 정합하여 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 촉매가, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 반도체장치.
  5. 기판상에 형성된 결정성의 반도체층과, 그 반도체층에 형성되고 형 또는 N형 불순물로 도프된 한쌍의 불순물영역을 포함하는 반도체장치로서, 상기 반도체층이 상기 P형 또는 N형 불순물의 활성화를 조장하는 촉매를 1×1020원자/cm3이하의 농도로 함유하고, 상기 한쌍의 불순물영역들 중 하나 또는 모두의 내측 가장자리가 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 촉매가, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 반도체장치.
  7. 접합을 사이에 형성하고있는 제1영역과 제2영역을 가지는 반도체층을 포함하고, 상기 제1영역이 진성 도전성을 가지며, 상기 제2영역은 결정성을 가지고, P형 또는 N형 도전성을 가지고 있는 반도체장치로서, 상기 제2영역이 그영역의 활성화를 조장하는 촉매를 1×1020원자/cm3이하의 농도로 함유하고, 상기 제2영역의 내측 가장자리가 게이트 전극의 가장자리와 정합하여 있는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 촉매가, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 반도체장치.
  9. 게이트 전극과; 그 게이트 전극에 인접하여 있는 게이트 절연막과; 그 게이트 절연막에 인접하여 있는 반도체층과; 그 반도체층에 형성되고, 결정화를 촉진시키는 촉매물질과 불순물을 함유하는 한쌍의 불순물영역과; 상기 한쌍의 불순물영역 사이에 배치된 활성영역을 포함하는 트랜지스터로서, 상기 촉매물질이 1×1020원자/cm3이하의 농도로 상기 불순물영역에 함유되고, 상기 한쌍의 불순물영역들 중 하나 또는 모두의 내측 가장자리가 상기 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 트랜지스터.
  10. 제9항에 있어서, 상기 촉매물질이, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 트랜지스터.
  11. 제9항에 있어서, 상기 불순물영역들내 상기 촉매물질의 농도가 상기 활성영역에서의 것보다 10배 이상인 것을 특징으로 하는 트랜지스터.
  12. 제9항에 있어서, 상기 활성영역이 비정질 규소로 되어 있는 것을 특징으로 하는 트랜지스터.
  13. 제9항에 있어서, 상기 한쌍의 불순물영역들이 소스영역 및 드레인영역인 것을 특징으로 하는 트랜지스터.
  14. 제9항에 있어서, 상기 불순물영역들 각각이, 한가지 도전형을 가지는 결정성 반도체재료로 된 것을 특징으로 하는 트랜지스터.
  15. 게이트 전극과; 그 게이트 전극에 인접하여 있는 게이트 절연막과; 그 게이트 절연막에 인접하여 있는 반도체층과; 그 반도체층에 형성되고, 결정화를 촉진시키는 촉매물질과 불순무를 함유하는 한쌍의 불순물영역과; 상기 한쌍의 불순물영역 사이에 배치된 활성영역을 포함하는 트랜지스터로서, 상기 불순물영역이, 그 불순물영역의 결정화를 촉진시키는 상기 촉매물질을 1×1017원자/cm3이상, 1×1020원자/cm3이하의 농도로 함유하고, 상기 한쌍의 불순물영역들 중 하나 또는 내측 가장자리가 상기 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 트랜지스터.
  16. 제15항에 있어서, 상기 촉매물질의 농도가 2차이온질량분석법에 의해 측정된 최소값인 것을 특징으로 하는 트랜지스터.
  17. 제15항에 있어서, 상기 촉매물질이, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 트랜지스터.
  18. 제15항에 있어서, 상기 한쌍의 불순물영역들이 소스영역 및 드레인영역인 것을 특징으로하는 트랜지스터.
  19. 제15항에 있어서, 상기 불순물영역들이 각각이, 한가지 도전형을 가지는 결정성 반도체재료로 된 것을 특징으로 하는 트랜지스터.
  20. 불순물을 각각 함유하는 소스영역 및 드레인영역과, 그 소스영역과 드레인영역 사이에 배치된 활성영역을 포함하는 결정성 규소막을 포함하는 트랜지스터로서, 상기 소스영역 및 드레인영역이, 결정화를 촉진시키는 촉매물질을 1×1017원자/cm-3보다 높은 농도로 함유하고, 상기 활성영역이 상기 촉매물질을 1×1017cm-3보다 낮은 농도로 함유하며, 상기 소스영역 및 드레인영역 중 하나 또는 모두의 내측 가장자리가 상기 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 트랜지스터.
  21. 제20항에 있어서, 상기 촉매물질이, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 트랜지스터.
  22. 제20항에 있어서, 상기 촉매물질의 농도가 2차이온질량분석법에 의해 측정된 최소값인 것을 특징으로 하는 트랜지스터.
  23. 제20항에 있어서, 상기 소스영역과 드레인영역 각각이, 한가지 도전형을 가지는 결정성 반도체재료로 된 것을 특징으로 하는 트랜지스터.
  24. 제20항에 있어서, 상기촉매물질이 1×1020원자/cm3이하의 농도로 상기 소스영역 및 드레인영역에 함유되는 것을 특징으로 하는 트랜지스터.
  25. 불순물을 각각 함유하는 소스영역 및 드레인영역을 포함하고 기판상에 형성된 결정성 규소막과; 그 결정성 규소막상에 형성된 게이트 전극을 포함하는 트랜지스터로서, 상기 결정성 규소막이, 상기 게이트 전극과 동일한 길이를 가지고 있는 결정화를 촉진시키는 촉매물질을 상기 소스영역 및 드레인영역보다 낮은 농도로 함유하는 영역을 포함하고, 상기 촉매물질이 상기 소스영역 및 드레인영역에 1×1020원자/cm3이하의 농도로 함유되며, 상기 소스영역 및 드레인영역 중 하나 또는 모두의 내측 가장자리가 상기 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 트랜지스터.
  26. 제25항에 있어서, 상기 촉매물질이, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 트랜지스터.
  27. 제25항에 있어서, 상기 소스영역과 드레인영역 각각이, 한가지 도전형을 가지는 결정성 반도체재료로 된 것을 특징으로 하는 트랜지스터.
  28. 기판상 형성된 게이트 전극과; 그 게이트 전극상에 형성된 게이트 절연막과; 그 게이트 절연막상에 형성된 반도체층과; 그 반도체층에 형성되고, 결정화를 촉진시키는 촉매물질과 불순물을 함유하는 한쌍의 불순물영역과; 상기 한쌍의 불순물영역 사이에 배치된 활성영역을 포함하는 트랜지스터로서, 상기불순물영역이, 그 불순물 영역의 활성화를 촉진시키는 상기 촉매물질을 1×1017cm3이상, 1×1020cm3이하의 농도로 함유하고, 상기 한쌍의 불순물영역들 중 하나 또는 모두의 내측 가장자리가 상기 게이트 전극의 한쪽 또는 양쪽 가장자리와 정합하여 있는 것을 특징으로 하는 트랜지스터.
  29. 제28항에 있어서, 상기 촉매물질의 농도가 2차이온질량분석법에 의해 측정된 최소값인 것을 특징으로 하는 트랜지스터.
  30. 제28항에 있어서, 상기 촉매물질이, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 금속인 것을 특징으로 하는 트랜지스터.
  31. 제28항에 있어서, 상기 한쌍의 불순물영역들이 소스영역 및 드레인영역인 것을 특징으로 하는 트랜지스터.
  32. 기판상에 게이트전극을 형성하는 공정과; 상기 게이트 전극상에 게이트 절연층을 형성하는 공정과; 사이에 배치되는 상기 게이트 절연층에 의해 상기 게이트 전극으로부터 절연되는 반도체층을 상기 게이트 전극위에 형성하는 공정과; 상기 게이트 전극에 대하여 자기정합적으로 형성되는 마스크를 상기 반도체층 위에 형성하는 공정과; 상기 마스크에 대하여 자기정합적으로 상기 반도체층의 제1영역에 금속이온을 도입시키는 공정; 및 소스영역 및 드레인영역을 형성하기 위해, 상기 마스크에 대하여 자기정합적으로 상기 반도체층의 제2영역에 불순물이온을 도입시키는 공정을 포함하는 것을 특징으로 하는 절연게이트 전계효과 트랜지스터 제작방법.
  33. 제32항에 있어서, 상기 게이트 절연층이 상기 게이트 전극을 양극화시킴으로써 형성되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  34. 제32항에 있어서, 상기 제1영역과 상기 제2영역이 서로 동일한 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  35. 제32항에 있어서, 상기 금속이 Ni, Fe, Co 및 Pt으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  36. 제32항에 있어서, 상기 마스크가 포토레지스트 재료로 된 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  37. 제32항에 있어서, 상기 반도체층이 규소를 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  38. 제32항에 있어서, 1×1017원자/cm3보다 높은 농도로 촉매물질을 함유하는 소스영역 및 드레인영역과, 그 소스영역과 드레인영역 사이에 배치되고 1×1017원자/cm3보다 낮은 농도로 상기 촉매물질을 함유하는 활성영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  39. 제32항에 있어서, 상기 기판이 유리로 되어 있고, 상기 마스크가 상기 유리기판의 후면으로부터 노광에 의해 형성되는 것을 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  40. 제32항에 있어서, 상기 반도체층의 일부 또는 전부를 결정화시키기 위해, 상기 금속이온을 도입한 후 상기 반도체층을 어닐하는 공정을 더 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  41. 기판상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극상에 게이트 절연층을 형성하는 공정과; 사이에 배치되는 상기 게이트 절연층에 의해 상기 게이트 전극으로부터 절연되는 반도체층을 상기 게이트 전극 위에 형성하는 공정과; 상기 게이트 전극에 대하여 자기정합적으로 형성하는 마스크를 상기 반도체층 위에 형성하는 공정과; 상기 마스크가 형성된 상기 반도체층상에 금속 함유막을 형성하는 공정; 및 소스영역 및 드레인영역을 형성하기 위해, 상기 마스크에 대하여 자기정합적으로 상기 반도체층의 제1영역에 불순물이온을 도입시키는 공정을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  42. 제41항에 있어서, 상기 마스크에 대하여 자기정합적으로 상기 금속 함유막으로부터 상기 반도체층의 제2영역에 상기 금속 또는 상기 금속의 규화물을 확산시키는 공정을 더 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  43. 제41항에 있어서, 상기 게이트 절연층이 상기 게이트 전극을 양극산화시킴으로서 형성되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  44. 제42항에 있어서, 상기 제1영역과 상기 제2영역이 서로 동일한 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  45. 제41항에 있어서, 상기 금속이 Ni, Fe, Co 및 Pt으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  46. 제41항에 있어서, 상기 마스크가 포토레지스트 재료로 된 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  47. 제41항에 있어서, 상기 금속함유막이 금속규화물로 된 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  48. 제41항에 있어서, 상기 반도체층이 규소를 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  49. 제41항에 있어서, 1×1017원자/cm3보다 높은 농도로 촉매물질을 함유하는 소스영역 및 드레인영역과, 그 소스영역과 드레인영역 사이에 배치되고 1×1017원자/cm3보다 낮은 농도로 상기 촉매물질을 함유하는 활성영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  50. 제41항에 있어서, 상기 기판이 유리로 되어 있고, 상기 마스크가 상기 유리기판의 후면으로부터 노광에 의해 형성되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  51. 제41항에 있어서, 상기 반도체층의 일부 또는 전부를 결정화시키기 위해, 상기 금속함유막을 형성한 후 상기 반도체층을 어닐하는 공정을 더 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  52. 기판상에 반도체층을을 형성하는 공정과; 상기 반도체층상에 게이트 절연층을 형성하는 공정과; 상기 반도체층위에서 상기 게이트 절연층상에 게이트전극을 형성하는 공정과; 상기 게이트 전극 아래 이외의 부분에서 상기 반도체층의 표면을 노출시키도록, 상기 게이트 전극을 마스크로 하여 상기 게이트 절연층을 패터닝 하는 공정과; 소스영역 및 드레인 영역을 형성하기 위해, 상기 게이트 전극을 마스크로 하여 상기 반도체층의 제1영역에 불순물이온을 도입시키는 공정; 및 상기 게이트 전극을 마스크로하여 상기 반도체층의 노출된 표면에 접촉하여 금속 함유막을 배치하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  53. 제52항에 있어서, 상기 반도체층의 제2영역에 상기 금속 또는 상기 금속의 규화물을 확산시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  54. 제53항에 있어서, 상기 제1영역과 상기 제2영역이 서로 동일한 것을 특징으로 하는 반도체장치 제작방법.
  55. 제52항에 있어서, 상기 불순물이온이 상기 패터닝전에 상기 게이트 절연층을 통하여 상기 반도체층에 도입되는 것을 특징으로 하는 반도체장치 제작방법.
  56. 제52항에 있어서, 상기 금속이 Ni, Fe, Co 및 Pt으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치 제작방법.
  57. 제52항에 있어서, 상기 금속함유막이 금속규화물로 된 것을 특징으로 하는 반도체장치 제작방법.
  58. 제52항에 있어서, 상기 반도체층이 규소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  59. 제52항에 있어서, 1×1017원자/cm3보다 높은 농도로 촉매물질을 함유하는 소스영역 및 드레인영역과, 그 소스영역과 드레인영역 사이에 배치되고 1×1017원자/cm3보다 낮은 농도로 상기 촉매물질을 함유하는 활성영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  60. 제52항에 있어서, 상기 반도체층 일부 또는 전부를 결정화시키기 위해, 상기 금속함유막을 배치한 후 상기 반도체층을 어닐하는 공정을 더 포함하는 것을 특징으로 하는 반도체 제작방법.
  61. 기판상에 반도체층을을 형성하는 공정과; 상기 반도체층상에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 게이트 전극을 형성하는 공정과; 소스영역 및 드레인 영역을 형성하기 위해, 상기 게이트 전극을 마스크로 하여 상기 반도체층의 제1영역에 불순물이온을 도입시키는 공정; 및 상기 게이트 전극을 마스크로 하여 상기 반도체층의 제2영역에 금속이온을 도입시키는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  62. 제61항에 있어서, 상기 게이트 전극상에 양극산화물층을 형성하기 위해, 상기 불순물이온 및 상기 금속이온의 도입전에 상기 게이트전극을 양극산화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  63. 제61항에 있어서, 상기 제1영역과 상기 제2영역이 서로 동일한 것을 특징으로 하는 반도체장치 제작방법.
  64. 제61항에 있어서, 상기 금속이 Ni, Fe, Co 및 Pt으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체장치 제작방법.
  65. 제61항에 있어서, 상기 반도체층이 규소를 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  66. 제61항에 있어서, 상기 반도체층 일부 또는 전부를 결정화시키기 위해, 상기 금속이온을 도입한 후 상기 반도체층을 어닐하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치 제작방법.
  67. 기판상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극상에 게이트 절연층을 형성하는 공정과; 사이에 배치되는 상기 게이트 절연층에 의해 상기 게이트 전극으로부터 절연되는 반도체층을 상기 게이트 전극위에 형성되는 공정과; 상기 게이트 전극에 대하여 자기정합적으로 형성되는 마스크를 상기 반도체층 위에 형성하는 공정과; 상기 반도체층의 한 영역에 금속을 도입시키기 위해, 상기 마스크가 형성된 상기 반도체상에 상기 금속을 함유하는 막을 형성하는 공정과; 상기 마스크상에 위치된 상기 금속의 일부를 제거하는 공정; 및 소스영역 및 드레인영역을 형성하기 위해, 상기 마스크에 대하여 자기정합적으로 상기 반도체층에 불순물이온을 도입시키는 공정을 포함하는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작장법.
  68. 기판상에 반도체층을 형성하는 공정과; 상기 반도체상에 게이트 절연층을 형성하는 공정과; 상기 반도체층 위에서 상기 게이트 절연층상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극 아래 이외의 부분에서 상기 반도체층의 표면을 노출시키기 위해, 상기 게이트 전극을 마스크로 하여 상기 게이트 절연층을 패터닝하는 공정과; 소스영역 및 드레인영역을 형성하기 위해, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물이온을 도입시키는 공정과; 상기 게이트 전극이 형성된 상기 반도체층 위에 금속함유막을 배치하는 공정; 및 상기 게이트 전극위에 위치된 상기 금속 함유 막의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  69. 기판상에 게이트 전극을 형성하는 공정과 상기 게이트 전극위에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 비정질 규소막을 형성하는 공정; 및 상기 게이트 전극과 정합하여 상기 비정질 규소막에 상기 비정질 규소막의 결정화를 촉진시키는 촉매물질과 도펀트로서의 불순물을 첨가하는 공정을 포함하고; 상기 촉매물질이 1×1020원자/cm3이하의 농도로 상기 비정질 규소막에 첨가되는 것을 특징으로 하는 트랜지스터 제작방법.
  70. 제69항에 있어서, 1×1017원자/cm3보다 높은 농도로 상기 촉매물질을 함유하는 소스영역 및 드레인영역과, 그 소스영역과 드레인영역 사이에 배치되고, 1×1017원자/cm3보다 낮은 농도로 상기 촉매물질을 함유하는 활성영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 트랜지스터 제작방법.
  71. 기판상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극위에 게이트 절연막을 형성하는 공정과; 상기 게이트 절연막상에 비정질 규소막을 형성하는 공정;과 및 상기 게이트 전극과 정합하여 상기 비정질 규소막에 도펀트로서 불순물을 도입시키는 공정; 및 상기 비정질 규소막상에 촉매물질 함유 재료를 부착하는 공정을 포함하고, 상기 비정질 규소막이 상기 촉매물질을 1×1020원자/cm3이하의 농도로 함유하는 것을 특징으로 하는 트랜지스터 제작방법.
  72. 제71항에 있어서, 1×1017원자/cm3보다 높은 농도로 상기 촉매물질을 함유하는 소스영역 및 드레인영역과, 그 소스영역과 드레인영역 사이에 배치되고, 1×1017원자/cm3보다 낮은 농도로 상기 촉매물질을 함유하는 활성영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 트랜지스터 제작방법.
  73. 유리기판상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극상에 게이트 절연층을 형성하는 공정과; 사이에 배치되는 상기 게이트 절연층에 의해 상기 게이트 전극으로부터 절연되는 반도체층을 상기 게이트 전극위에 형성하는 공정과; 상기 게이트 전극에 대하여 자기정합적으로 형성되는 마스크를 상기 반도체층 위에 형성하는 공정과; 소스영역 및 드레인 영역을 형성하기 위해, 상기 마스크에 대하여 자기정합적으로 상기 반도체층에 불순물이온을 도입시키는 공정; 및 상기 마스크가 형성된 상기 반도체층상에 금속규화물층을 형성하는 공정을 포함하 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  74. 제73항에 있어서, 상기 마스크가 상기 유리기판의 후면으로부터 노광에 의해 형성되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  75. 제73항에 있어서, 상기 금속규화물층이 적어도 상기 소스 및 드레인상에 형성되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
  76. 제73항에 있어서, 상기 금속규호물층이 스퍼터링에 의해 상기 반도체층상에 퇴적되는 것을 특징으로 하는 절연게이트형 전계효과 트랜지스터 제작방법.
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