KR100510438B1 - 비정질 실리콘의 결정화방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘을 폴리실리콘으로 결정화하는 방법에 관한 것이다. 본 발명에 의한 비정질 실리콘의 결정화방법의 일례는 유리기판상에 상기 유리기판으로부터 불순물이 확산되는 것을 차단하기 위한 버퍼층(buffer layer)을 형성하는 단계, 상기 버퍼층상에 비정질 실리콘층을 형성하는 단계, 금속성분에 의하여 상기 비정질 실리콘층이 오염되는 것을 방지하기 위하여 상기 비정질 실리콘층의 상부에 중간층(interlayer)을 형성하는 단계, 상기 중간층(interlayer)의 상부에 금속 패턴을 형성하는 단계, 및 상기 금속패턴에 전류를 흐르게 함으로써, 상기 금속 패턴 주위의 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 것을 특징으로 한다.

Description

비정질 실리콘의 결정화방법{Method of crystallizing amorphous silicon}
본 발명은 폴리실리콘 TFT(박막트랜지스터)의 제조방법에 관한 것으로서, 보다 상세하게는 비정질 실리콘을 폴리실리콘으로 결정화하는 방법에 관한 것이다.
현재 각광을 받고있는 평판표시장치(flat panel display)중의 하나는 TFT-LCD이다. 그러나, 현재 TFT-LCD중에서 주종을 이루는 비정질 실리콘 TFT-LCD(이하, a-Si TFT-LCD로 약함)인 데, 상기 a-Si TFT-LCD는 구동회로를 패널 외부에서 IC(integrated circuit)로 만들어서 본딩하여야 하므로 수율이나 가격면에서 불리하며, 특히 제한된 기판 사이즈내에 형성하여야 할 화소수가 많아 질수록 칩 본딩 문제가 커진다.
이러한 a-Si TFT-LCD의 단점을 보완할 수 있는 것이 폴리실리콘 TFT-LCD(이하, Poly-Si TFT-LCD로 약함)이다. Poly-Si TFT-LCD란 TFT의 전류통로인 채널영역이 비정질 실리콘막이 아니라 폴리실리콘막으로 형성된 것이다. a-Si TFT-LCD와 비교했을 때, 폴리실리콘막의 전자이동도(electron mobility)가 비정질 실리콘막보다 크기 때문에 구동회로의 내장화가 가능하고, 고개구율(高 NA) 및 저소비전력이고, TFT 사이즈를 줄일 수 있어 화질을 개선할 수 있는 이점이 있다.
상기 Poly-Si TFT-LCD는 폴리실리콘막의 형성공정에 따라 약 1000℃의 고온공정으로 제작되는 고온 Poly-Si TFT-LCD와, 600℃ 이하의 저온공정으로 제작되는 저온 Poly-Si TFT-LCD의 2종류로 분류된다. 이중 먼저 제품화가 진행된 것은 고온 Poly-Si TFT-LCD인 데, 공정이 약 1000℃ 정도의 고온에서 진행되므로 유리기판을 사용할 수 없고 고가이기 때문에 대형화가 어려운 석영기판을 사용할 수밖에 없는 단점이 있다.
이에 비하여 저온 Poly-Si TFT-LCD는 약 450℃ 정도에서 공정이 진행되어 유리기판을 사용할 수 있으므로, 고온 Poly-Si TFT-LCD에 비하여 가격측면에서 우위에 있다. 고온 Poly-Si TFT-LCD 공정은 유리기판상에 a-Si막을 형성하고 이를 열처리(annealing)하여 결정화하여 폴리실리콘막을 형성하는 방법으로 진행된다.
a-Si막의 열처리방법에는 레이저 열처리법(laser annealing process), 고상성장법(solid phase crystalization process), 급속 열처리법(rapid thermal process) 등이 있다.
이중 현재까지는 약 600℃ 이상에서 20시간 이상 가열하여 결정화하는 고상성장법이 주류였으나, 저가의 기판을 사용하려면 고온을 필요로 하기 때문에 결정화된 폴리실리콘에 결정결함(defect)을 많이 포함하게 되어 충분한 전자이동도(electron mobility)를 얻을 수 없으며 열처리공정 진행중 기판이 변형되기 쉽고, 비교적 높은 온도가 필요하며 온도를 낮출수록 장시간이 필요하기 때문에 생산성이 떨어지는 것이 단점이 있다.
급속열처리법은 비교적 짧은 시간내에 공정이 이루어질 수 있으나, 심한 열충격으로 인하여 기판이 변형되기 쉽고 결정화된 폴리실리콘의 전기적특성이 좋지 않은 것이 단점이다.
레이저 열처리법은 제논 클로라이드(XeCl) 또는 크립톤 플루오라이드(KrF) 등의 엑사이머 레이저(excimer laser)를 사용한 열처리법으로서, 약 300℃ 이하에서 열처리가 가능하여 전자이동도를 대폭 향상시킬 수 있는 방법이다. 이 방법에서는 종래의 가로 수 mm × 세로 수 mm 크기의 레이저 빔을 상하좌우로 스캐닝하여 조사하는 방식을 사용했으며 a-Si막의 다결정화에 약 1시간 정도를 요했다. 현재는 수백 mm × 0.3 mm의 라인 빔을 사용한 조사장치가 개발되어 종래의 1/30의 시간으로 열처리가 가능해 졌다. 이 방법에 의하면, 유리기판을 사용하는 것이 가능하지만, 기판에 조사되는 레이저강도가 불균일하기 때문에 결정화가 불균일하게 일어나는 점과 고가의 엑사이머 레이저가 필요로 하는 점이 단점이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 효과적으로 방지할 수 있는 비정질 실리콘의 결정화 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층의 상부에 금속 패턴을 형성하는 단계; 상기 금속패턴에 전류를 흐르게 함으로써, 상기 금속 패턴 주위의 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법을 제공한다.
본 발명에 있어서, 상기 금속 패턴의 금속성분에 의하여 상기 비정질 실리콘층이 오염되는 것을 방지하기 위하여, 상기 비정질 실리콘층의 상부에 중간층(interlayer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 기판으로부터 불순물이 상기 비정질 실리콘층으로 확산되는 것을 차단하기 위하여, 상기 기판과 상기 비정질 실리콘층의 사이에 버퍼층(buffer layer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 금속 패턴에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여, 상기 금속 패턴을 덮는 패시베이션층(passivation layer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 기판은 유리기판으로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 금속 패턴은 융점이 900℃ 이상인 금속으로 이루이지는 것이 바람직한데, 특히 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 크롬(Cr)으로 이루어지는 그룹중의 어느 하나로 형성하는 것이 더욱 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 또한 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 원하는 모양으로 패터닝함으로써, 비정질 실리콘 패턴을 형성하는 단계; 상기 비정질 실리콘 패턴의 상부에 금속 패턴을 형성하는 단계; 상기 금속 패턴에 전류를 흐르게 함으로써, 상기 금속 패턴 주위의 상기 비정질 실리콘 패턴을 결정화하는 단계를 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법을 제공한다.
본 발명에 있어서, 상기 금속 패턴의 금속성분에 의하여 상기 비정질 실리콘 패턴이 오염되는 것을 방지하기 위하여, 상기 비정질 실리콘 패턴의 상부에 중간층(interlayer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 기판으로부터 불순물이 상기 비정질 실리콘 패턴으로 확산되는 것을 차단하기 위하여, 상기 기판과 상기 비정질 실리콘층의 사이에 버퍼층(buffer layer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 금속 패턴에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여, 상기 금속 패턴을 덮는 패시베이션층(passivation layer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 기판은 유리기판으로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 금속 패턴은 융점이 900℃ 이상인 금속으로 이루이지는 것이 바람직한데, 특히 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 크롬(Cr)으로 이루어지는 그룹중의 어느 하나로 형성하는 것이 더욱 바람직하다.
본 발명에 의하면, 첫째, a-Si막을 모두 결정화시키는 것이 아니라, a-Si막중에서 필요한 영역만을 매우 미세한 영역까지 선별적으로 결정화시킬 수 있으며, 또 이 때문에 결정화되는 실질면적이 감소하므로 소모전력을 감소시킬 수 있다.
둘째, 국소적인 가열을 하므로 용융점(melting point) 또는 연화점(softening point)이 높지 않은 저가의 유리기판도 사용할 수 있으며, 고온에 의한 유리기판의 변형을 최소화할 수 있다.
셋째, 전류를 비교적 장시간동안 흘려주거나 또는 단기간씩 여러번 흘려주는 방법을 사용할 수 있으므로, Poly-Si의 그레인 사이즈(grain size)를 크게 형성할 수 있어 좋은 전자이동도(electron mobility) 특성을 얻을 수 있다.
이하, 본 발명의 바람직한 실시예에 대하여 첨부한 도 1 내지 도 5을 참조하여 상세히 설명한다.
제1 실시예
도 1은 본 발명의 제1 실시예를 설명하기 위한 개략도이다.
구체적으로 설명하면, 유리기판(100)상에 버퍼층(102), a-Si층(104)을 순차적으로 형성한다. 상기 a-Si층(104)은 디실란(Si2H6) 가스를 사용해서 450℃ 정도에서 감압CVD(LPCVD)법으로 형성하거나, 실란(SiH4) 가스를 사용하여 300℃에서 플라즈마 CVD(PECVD)법으로 형성할 수 있다. 상기 버퍼층(buffer layer; 102)은 고온에서 상기 유리기판(100)으로부터 불순물이 상기 a-Si층(104)으로 확산되는 것을 차단하기 위한 것인 데, 외부로의 열유출을 감소시키기 위하여 열전도도가 작은 물질로 형성하는 것이 좋다. 이어서, 상기 a-Si층(104) 상에 용융점이 높은 내열성금속, 예를 들면 텅스텐(W), 몰리브덴(Mo), 및 탄탈륨(Ta)으로 이루어지는 그룹중의 어느 하나로 금속층을 형성한 후, 이를 패터닝하여 와이어 형태의 금속 패턴(106)을 형성한다. 이때, 상기 금속 패턴(106)은 결정화시킬 영역의 a-Si층(104)에만 형성되도록 한다. 이어서, 상기 금속 패턴에 파워 소오스(power source)를 연결하여 상기 금속 패턴(106)에 전류를 통하여 주면 상기 금속 패턴(106)의 저항에 의한 주울열이 발생한다. 따라서, 상기 금속 패턴(106) 주위의 상기 a-Si층(104)은 상기 주울열에 의하여 결정화가 일어나 Poly-Si으로 전환된다. 결정화가 진행된 후에는 상기 금속 패턴(106)을 필요에 따라 식각하여 제거할 수 있다.
제2 실시예
도 2은 본 발명의 제2 실시예를 설명하기 위한 개략도이다.
여기서, 동일한 부재에 대하여는 상기 제1 실시예와 동일한 도면 참조부호를 사용하기로 한다. 본 제2 실시예는 상기 금속 패턴(106)의 금속성분에 의하여 상기 a-Si층(104)이 오염되는 것을 방지하기 위하여, 상기 a-Si층(104)의 상부에 중간층(interlayer; 105)을 형성한 것을 제외하면, 상기 제1 실시예와 동일하다. 이때, 상기 중간층(105)은 절연특성이 우수하고 열전도도가 큰 것을 사용하는 것이 바람직하다.
제3 실시예
도 3은 본 발명의 제3 실시예를 설명하기 위한 개략도이다.
여기서, 동일한 부재에 대하여는 상기 제1 실시예와 동일한 도면 참조부호를 사용하기로 한다. 본 제3 실시예는 상기 금속 패턴(106)에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여, 상기 금속 패턴(106)을 덮는 패시베이션층(passivation layer; 108)을 상기 a-Si층(104)의 상부에 형성한 것을 제외하면, 상기 제2 실시예와 동일하다.
제4 실시예
도 4은 본 발명의 제4 실시예를 설명하기 위한 개략도이다.
여기서, 동일한 부재에 대하여는 상기 제2 실시예와 동일한 도면 참조부호를 사용하기로 한다. 본 제4 실시예는 상기 금속 패턴(106)에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여, 상기 금속 패턴(106)을 덮는 패시베이션층(passivation layer; 108)을 상기 중간의 상부에 형성한 것을 제외하면, 상기 제2 실시예와 동일하다.
제5 실시예
도 5은 본 발명의 제5 실시예를 설명하기 위한 개략도이다.
구체적으로 설명하면, 유리기판(100)상에 버퍼층(102), a-Si층(도시생략)을 순차적으로 형성한다. 상기 a-Si층은 디실란(Si2H6) 가스를 사용해서 450℃ 정도에서 감압CVD(LPCVD)법으로 형성하거나, 실란(SiH4) 가스를 사용하여 300℃에서 플라즈마 CVD(PECVD)법으로 형성할 수 있다. 상기 버퍼층(buffer layer; 102)은 고온에서 상기 유리기판(100)으로부터 불순물이 상기 a-Si층으로 확산되는 것을 차단하기 위한 것인 데, 외부로의 열유출을 감소시키기 위하여 열전도도가 작은 물질로 형성하는 것이 바람직하다. 이어서, 공정의 편의를 위하여 먼저 상기 a-Si층을 원하는 모양으로 패터닝함으로써, a-Si 패턴(104a)을 형성한다. 계속하여, 상기 a-Si 패턴(104a) 상에 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 크롬(Cr)으로 이루어지는 그룹중의 어느 하나로 금속층을 형성한 후, 상기 a-Si 패턴(104a)의 상부에 금속 패턴(106)이 잔류하도록 패터닝한다. 도 5에는 상기 금속 패턴(106)이 상기 a-Si 패턴(104a)의 상부를 정확히 덮도록 패터닝된 경우만을 도시하고 있지만, 상기 금속 패턴(106)이 상기 a-Si 패턴(104a)의 양 측벽까지 덮거나 상기 a-Si 패턴(104a)의 상부면의 일부만을 덮도록 패터닝될 수도 있다.
이어서, 상기 금속 패턴(106)에 파워 소오스를 연결하여 상기 금속 패턴(106)에 전류를 통하여 주면 금속 패턴(106)의 저항에 의한 주울열이 발생한다. 따라서, 상기 금속 패턴 주위의 상기 a-Si 패턴(104a)은 상기 주울열에 의하여 결정화되어 Poly-Si으로 전환된다. 결정화가 진행된 후에는 상기 금속 패턴(106)을 필요에 따라 식각하여 제거할 수 있다. 한편, 도시하지는 않았지만 본 제5 실시예에 있어서도 상기 금속 패턴(106) 과 상기 a-Si 패턴(104a) 사이에 중간층(interlayer)을 형성한 후에 상기 a-Si 패턴(104a)을 결정화할 수 있다는 사실은 말할 필요도 없다.
제6 실시예
도 6은 본 발명의 제6 실시예를 설명하기 위한 개략도이다.
여기서, 동일한 부재에 대하여는 상기 제1 실시예와 동일한 도면 참조부호를 사용하기로 한다. 본 제6 실시예는 상기 금속 패턴(106)에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여, 상기 금속 패턴(106) 및 상기 a-Si 패턴(104a)을 덮는 패시베이션층(passivation layer; 108)을 상기 버퍼층(102)의 상부에 형성한 것을 제외하면, 상기 제5 실시예와 동일하다.
한편, 도시하지는 않았지만 본 제6 실시예에 있어서도 상기 금속 패턴(106) 과 상기 a-Si 패턴(104a) 사이에 중간층(interlayer)을 형성한 후에 상기 a-Si 패턴(104a)을 결정화할 수 있다는 사실은 말할 필요도 없다.
제7 실시예
도 7은 본 발명의 제7 실시예를 설명하기 위한 개략도이다.
여기서, 동일한 부재에 대하여는 상기 제5 실시예와 동일한 도면 참조부호를 사용하기로 한다. 본 제7 실시예는 기본적으로 상기 제5 실시예와 동일한 것인 데, 상기 제5 실시예와 다른점은 서로 이격되어 있는 a-Si 패턴(104b)상에 이들을 가로지르는 금속 패턴(106)을 형성한 후, 상기 금속 패턴(106)에 전류를 통하게 함으로써 상기 금속 패턴(106) 주위의 상기 서로 이격되어 있는 a-Si 패턴(104b)을 동시에 결정화하는 데 있다.
한편, 도시하지는 않았지만 본 제7 실시예에서도 상기 금속 패턴(106)에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여, 상기 금속 패턴(106) 및 상기 서로 이격되어 있는 a-Si 패턴(104b)을 덮는 패시베이션층(passivation layer)을 형성할 수도 있다.
마찬가지로, 도시하지는 않았지만 본 제7 실시예에 있어서도 상기 금속 패턴(106) 과 상기 서로 이격되어 있는 a-Si 패턴(104b) 사이에 중간층(interlayer)을 형성한 후에 상기 서로 이격되어 있는 a-Si 패턴(104b)을 결정화할 수 있다는 사실은 말할 필요도 없다.
상기한 바와 같이, 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, a-Si막을 모두 결정화시키는 것이 아니라, a-Si막중에서 필요한 영역만을 매우 미세한 영역까지 선별적으로 결정화시킬 수 있으며, 또 이 때문에 결정화되는 실질면적이 감소하므로 소모전력을 감소시킬 수 있다.
둘째, 국소적인 가열을 하므로 용융점(melting point) 또는 연화점(softening point)이 높지 않은 저가의 유리기판도 사용할 수 있으며, 고온에 의한 유리기판의 변형을 최소화할 수 있다.
셋째, 전류를 비교적 장시간동안 흘려주거나 또는 단기간씩 여러번 흘려주는 방법을 사용할 수 있으므로, Poly-Si의 그레인 사이즈(grain size)를 크게 형성할 수 있어 좋은 전자이동도(electron mobility) 특성을 얻을 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
예를 들면, 상기 실시예에서는 금속 패턴이 a-Si막상에 형성되도록 되어 있으나, 금속 패턴을 a-Si막의 밑부분에 형성되도록 하거나 또는 a-Si막의 상하부에 모두 형성되도록 하는 방법도 가능하다. 또한, 금속 패턴의 모양도 직선형태 뿐만 아니라 지그재그 모양 또는 코일 모양 등 열효율을 높이거나 결정화가 필요한 패턴의 모양에 따라 다양화할 수 있다. 또한 금속 패턴도 단일층 뿐만 아니라 서로 다른 재질 또는 같은 재질의 다층(multi-layer)으로 형성할 수도 있다.
도 1 내지 도 7은 본 발명의 제1 실시예 내지 제7 실시예에 의한 비정질 실리콘의 결정화방법을 설명하기 위한 개략도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 유리기판 102 : 버퍼층
104 : 비정질 실리콘층 104a : 비정질 실리콘 패턴
104b : 서로 이격되어 있는 비정질 실리콘 패턴
105 : 중간층 106 : 금속 패턴
108 : 패시베이션층

Claims (14)

  1. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 상부에 상기 비정질 실리콘층을 결정화시킬 영역에 선별적으로 금속 패턴을 형성하는 단계; 및
    상기 금속 패턴에 전류를 흐르게 함으로써, 상기 금속 패턴의 저항에 의해 발생하는 주울열에 의해 상기 금속 패턴 주위의 상기 비정질 실리콘층만을 선별적으로 결정화하는 단계를 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  2. 제1항에 있어서, 상기 금속 패턴의 금속성분에 의하여 상기 비정질 실리콘층이 오염되는 것을 방지하기 위하여,
    상기 비정질 실리콘층과 상기 금속 패턴 사이에 중간층(interlayer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  3. 제1항 또는 제2항에 있어서, 상기 기판으로부터 불순물이 상기 비정질 실리콘층으로 확산되는 것을 차단하기 위하여,
    상기 기판과 상기 비정질 실리콘층의 사이에 버퍼층(buffer layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  4. 제1항 또는 제2항중 어느 한 항에 있어서, 상기 금속 패턴에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여,
    상기 금속 패턴을 덮는 패시베이션층(passivation layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  5. 제1항에 있어서, 상기 기판은,
    유리기판으로 형성하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  6. 제1항에 있어서, 상기 금속 패턴은,
    융점이 900℃ 이상이 되는 내열성 금속으로 이루이지는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  7. 제6항에 있어서, 상기 금속은,
    텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 크롬(Cr)으로 이루어지는 그룹중의 어느 하나로 형성하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  8. 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 원하는 모양으로 패터닝함으로써, 비정질 실리콘 패턴을 형성하는 단계;
    상기 비정질 실리콘 패턴의 상부에 상기 비정질 실리콘층을 결정화시킬 영역에 선별적으로 금속 패턴을 형성하는 단계;
    상기 금속 패턴에 전류를 흐르게 함으로써, 상기 금속 패턴의 저항에 의해 발생하는 주울열에 의해 상기 금속 패턴 주위의 상기 비정질 실리콘 패턴만을 선별적으로 결정화하는 단계를 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  9. 제8항에 있어서, 상기 금속 패턴의 금속성분에 의하여 상기 비정질 실리콘 패턴이 오염되는 것을 방지하기 위하여,
    상기 비정질 실리콘층과 상기 금속 패턴 사이에 중간층(interlayer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  10. 제8항 또는 제9항에 있어서, 상기 기판으로부터 불순물이 상기 비정질 실리콘 패턴으로 확산되는 것을 차단하기 위하여,
    상기 기판과 상기 비정질 실리콘층의 사이에 버퍼층(buffer layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  11. 제8항 또는 제9항중 어느 한 항에 있어서, 상기 금속 패턴에서 발생하는 열이 외부로 유출되는 것을 감소시키기 위하여,
    상기 금속 패턴을 덮는 패시베이션층(passivation layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  12. 제8항에 있어서, 상기 기판은,
    유리기판으로 형성하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  13. 제8항에 있어서, 상기 금속 패턴은,
    융점이 900℃ 이상이 되는 내열성 금속으로 이루이지는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
  14. 제13항에 있어서, 상기 금속은,
    텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 및 크롬(Cr)으로 이루어지는 그룹중의 어느 하나로 형성하는 것을 특징으로 하는 비정질 실리콘의 결정화방법.
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