KR100946809B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 패터닝하고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의한 다결정 실리콘층으로 결정화하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포함 하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
주울 가열, 콘택홀
Description
본 발명은 박막트랜지스터 및 그의 제조방법에 관한 것으로, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다. 반면에, 다결정 실리콘(Poly-Si) 박막 소자는 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드라 이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서, 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 특징이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
본 발명의 발명자들은 한국특허출원 제2004-74493호에서 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법으로서, 상기 비정질 실리콘층 상에 절연층을 형성하고, 상기 절연층 상에 도전층을 형성한 다음, 상기 도전층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 비정질 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자 결함치유를 이룰 수 있는 방법을 제시하였다. 그리고 한국특허출원 제2005-62186호에서 상기 비정질 실리콘층과 상기 도전층의 전위차로 인하여 상기 절연층의 절연 파괴로 인한 아크 발생을 방지하기 위한 방법으로 상기 절연층의 일부를 제거하여 상기 비정질 실리콘층과 상기 도전층이 직접 접하게 하는 방법을 제시하였다.
상기 결정화 방법을 박막트랜지스터 제조공정에 도입시 별도의 도전층을 형성하지 않고, 게이트 전극 물질을 도전층으로 이용하고, 게이트 절연막을 절연층으로 이용할 수 있는데, 이때 아크 발생을 방지하기 위해서는 상기 게이트 절연막의 일부를 제거하여 상기 게이트 전극 물질과 상기 비정질 실리콘층이 직접 접하도록 하는 것이 바람직하다. 그러나 이를 위하여 콘택홀 이외의 위치에 게이트 절연막의 일부를 제거하고자 한다면 별도의 마스크가 필요하다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있으며, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명은 기판; 상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층; 상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며, 상기 제 1 콘택홀의 측면을 이루는 일정 영역이 상기 층간 절연막인 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 패터닝하고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의한 다결정 실리콘층으로 결정화하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고,상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
본 발명에 따르면, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있으며, 상기 콘택홀이 형성된 게이트 절연막 및 게이트 전극을 마스크로 이용하여 반도체층의 소오스/드레인 영역에 불순물 도핑 공정을 진행함으로써, 도핑을 위한 별도의 마스크를 필요로 하지 않게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있다.
이하, 도면 등을 참조하여 본 발명의 예시적인 내용들을 구체적으로 설명하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
도 1a 내지 도 1h은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 1a를 참조하면, 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(101)을 형성한다. 상기 버퍼층(101)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(101)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. 상기 버퍼층(101)은 2000 내지 5000Å 의 두께로 형성할 수 있다.
이어서 상기 버퍼층(101)이 형성된 상기 기판(100) 상에 비정질 실리콘층(102)을 형성한다. 상기 비정질 실리콘층(102)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게 는 PECVD 법을 사용한다. 상기 비정질 실리콘층(102)은 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서, 도 1b를 참조하면, 상기 비정질 실리콘층(102)이 박막트랜지스터의 반도체층 형상을 갖도록 상기 비정질 실리콘층(102)을 패터닝한다.
이어서 상기 패터닝된 비정질 실리콘층(103) 상에 게이트 절연막(104)을 형성한다. 상기 게이트 절연막(104)은 게이트 전극과 반도체층의 절연 역할을 하며, 상기 패터닝된 비정질 실리콘층(103)을 주울 가열에 의한 결정화시 게이트 전극 물질에 의해 상기 패터닝된 비정질 실리콘층(103)이 오염되는 것을 방지하는 역할을 할 수 있다. 상기 게이트 절연막(104)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서 반도체층의 소오스/드레인 영역으로 형성될 상기 패터닝된 비정질 실리콘층(103)의 일정 영역을 노출시키도록 상기 게이트 절연막(104)의 일정 영역을 식각하여, 상기 게이트 절연막(104) 내에 제 1 콘택홀(105)을 형성한다.
이어서 도 1c를 참조하면, 상기 게이트 절연막(104)이 형성된 상기 기판(100) 전면에 게이트 전극 물질(106)을 형성한다. 계속해서 상기 게이트 전극 물질(106)에 전계를 인가하여 상기 패터닝된 비정질 실리콘층(103)을 주울 가열에 의해 결정화하여 다결정 실리콘층으로 형성한다. 이로써 주울 가열에 의한 다결정 실리콘층으로 형성된 반도체층(도 1d의 107)을 형성한다.
여기서, 상기 패터닝된 비정질 실리콘층(103) 상에 상기 게이트 절연막(104)이 개재된 상태로 상기 게이트 전극 물질(106)에 전계를 인가하여 주울 가열에 의 하여 상기 패터닝된 비정질 실리콘층(103)이 다결정 실리콘층으로 결정화되는 경우에 있어서, 상기 다결정 실리콘층은 고온에서 전도성을 나타낼 수 있다. 이 경우 상기 다결정 실리콘층과 상기 게이트 전극 물질(106) 및 그 사이에 개재된 상기 게이트 절연막(104)은 캐패시터를 형성하게 되며, 이때 발생한 전위차가 상기 게이트 절연막(104)의 절연파괴 전압을 초과하게 되는 경우에는 상기 게이트 절연막(104)을 통해 전류가 흐르게 되어 아크가 발생할 수 있다.
그러나 본 발명에서는 상기 게이트 전극 물질(106)에 전계를 인가하는 동안 상기 게이트 절연막(104) 내에 형성된 상기 제 1 콘택홀(105)을 통하여 상기 게이트 전극 물질(106)과 다결정 실리콘층이 직접 접할 수 있게 하여 전기적으로 연결함으로써, 아크 발생을 방지할 수 있다. 또한 본 발명에서는 박막트랜지스의 제조에 있어서 소오스/드레인 전극과 반도체층의 전기적 연결을 위한 상기 제 1 콘택홀(105)을 이용하여 아크 발생을 방지함으로써, 상기 게이트 전극 물질(106)과 상기 패터닝된 비정질 실리콘층(103)을 직접 접하도록 하기 위하여 상기 게이트 절연막(104)의 일정 영역을 제거하기 위한 별도의 마스크를 도입하지 않아도 되므로, 제조 비용을 절감할 수 있으며, 공정을 간소화할 수 있다.
상기 게이트 전극 물질(106)에 대한 전계 인가는 상기 비정질 실리콘층(103)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해진다. 상기 전계의 인가는 상기 게이트 전극 물질(106)의 저항, 길이, 두께 등 다양한 요소들에 의해 결정되므로 특정되기는 어려우나, 약 100 W/cm2 ~ 1,000,000 W/cm2 정도, 바람직하게는 1000 W/cm2 - 100,000 W/cm2 정도이다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 인가 시간은 연속적으로 인가되는 시간이 1/10,000,000 ~ 1 초일 수 있으며, 바람직하게는 1/100,000 ~ 1/10 초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다.
한편, 상기 기판(100)과 비교하여 상기 비정질 실리콘층(103)은 상대적으로 매우 얇기 때문에 짧은 시간에 고온으로 가열된 상기 게이트 전극 물질(106)로부터의 열전도가 상기 비정질 실리콘층(103)의 온도를 상승시키지만, 전체적인 에너지가 적기 때문에 두께가 두꺼운 상기 기판(100)은 높은 온도까지 가열할 수 없으므로, 상기 비정질 실리콘층(103)의 열처리가 행해질 수 있을 정도의 고열이 발생함에도 불구하고, 하부의 기판(100)의 열변형을 초래하지 않는다.
상기 게이트 전극 물질(106)에 대한 전계 인가는 1100℃ 이상의 고열이 발생할 정도로 인가하는 것이 바람직하다. 1100℃ 미만의 고열로 결정화를 하는 경우에는 약 1/1,000,000 ~ 1초 정도의 짧은 시간 동안의 한 번의 전계 인가로 결정화가 완료되지 않을 수 있다. 그러면 전계 인가 과정을 수회 반복해야 하는데, 이 경우에는 축적되는 열에 의한 불균일 발생을 방지하기 위해서 한 차례의 전계 인가가 끝나고 수 초 정도 시간 간격을 둔 다음, 다시 전계 인가를 하는 것이 필요하다. 그 결과 결정화를 위한 총 공정 시간은 수 분에 이를 수 있다.
그러나 1100℃ 이상의 고열로 결정화를 하는 경우에는 한 번의 전계 인가로 결정화가 완료될 수 있으며, 한 번의 전계 인가에 걸리는 시간은 수백 ㎲ 정도로 아주 짧다. 그러므로 1100℃ 이상의 고열로 결정화는 하는 경우에는 결정화를 위한 총 공정 시간을 현저히 줄일 수 있다. 또한 고온에서 짧은 공정 시간에 한 번의 전계 인가로 결정화를 하면 결정성 또한 향상될 수 있다.
상기와 같이 1100℃ 이상의 고열에서 상기 게이트 전극 물질(106)의 안정성을 확보하기 위해서는 상기 게이트 전극 물질(106)은 녹는점이 1100℃ 이상인 금속 또는 합금을 이용하여 형성하는 것이 바람직하다. 상기 녹는점이 1100℃ 이상인 금속 또는 합금으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr), 또는 몰리텅스텐(MoW) 등이 있다.
또한 상기 게이트 전극 물질(106)에 0.1 내지 300㎲의 아주 짧은 시간 동안 1100℃ 이상의 고열을 발생시키는 전계가 인가되면, 주울 가열에 의한 결정화동안 상기 비정질 실리콘층(103)에 장력이 가해져서, 결정화된 다결정 실리콘층의 라만 스펙트럼의 피크값이 종래 518-520 cm-1 보다 왼쪽으로 이동하여 515-517 cm- 1 에서 나타날 수 있다. 상기 게이트 전극 물질(106)에 전계가 인가되는 시간이 0.1㎲보다 짧으면 상기 비정질 실리콘층(103)이 다결정 실리콘층으로 결정화되지 않을 수 있으며, 300㎲보다 길면 결정화동안 실리콘막에 실금이 발생할 수 있으며, 상기 실금으로 인하여 상기 비정질 실리콘층(103)에 가해지는 장력이 완화되어 결정화된 다결정 실리콘막의 라만 스펙트럼의 피크값이 종래보다 왼쪽으로 이동하지 않을 수 있다. 상기 라만 스펙트럼의 피크값을 515-517 cm-1에서 가지는 다결정 실리콘층은 저항 특성이 우수하다. 본 발명에서 주울 가열에 의한 결정화로 인해 라만 스펙트럼의 피크값이 515-517 cm- 1 에서 나타나는 다결정 실리콘층을 주울 가열 다결정 실리콘층이라 한다.
상기 게이트 전극 물질(106)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법으로 형성할 수 있으며, 500 내지 3000Å 의 두께로 형성할 수 있다.
상기 게이트 전극 물질(106)에 전계를 인가하기 전에, 상기 기판(100)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(100)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(100)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.
이어서 도 1d를 참조하면, 상기 게이트 전극 물질(106)를 패터닝하여, 반도체층(108)의 채널 영역으로 정의될 영역에 대응하여 위치하는 게이트 전극(108)을 형성한다.
이어서, 도 1e를 참조하면, 상기 게이트 전극(108)을 포함하는 상기 기판(100) 전면에 걸쳐 층간 절연막(109)을 형성한다. 상기 층간 절연막(109)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
계속해서, 상기 층간 절연막(109) 상에 상기 제 1 콘택홀(105)에 의해 노출 된 상기 반도체층(108)의 일정 영역을 노출시키는 제 2 콘택홀(도 1f의 111)을 형성하기 위한 포토레지스트 패턴(110)을 형성한다. 이어서 상기 포토레지스트 패턴(110)을 마스크로 하여 상기 층간 절연막(109)을 식각하여 상기 층간 절연막 내에 제 2 콘택홀(도 1f의 111)을 형성한다.
이어서 도 1f를 참조하면, 상기 포토레지스트 패턴(110)을 제거한다.
본 발명에서는 게이트 절연막과 층간 절연막을 적층하고 이를 일괄식각하여 콘택홀을 형성하는 것이 아니라, 주울 가열에 의한 결정화시 아크 발생을 방지하기 위하여 상기 게이트 절연막(104) 내에 상기 제 1 콘택홀(105)을 먼저 형성하고, 그 후에 상기 층간 절연막(109)을 형성한다. 그러면 상기 제 1 콘택홀(105) 내에 상기 층간 절연막(109)이 형성되게 된다. 그리고 상기 포토레지스트 패턴(110)을 마스크로 하여 상기 층간 절연막(109)을 식각하면, 수평 방향의 식각율보다는 수직 방향의 식각율이 더 크다는 특성으로 인하여, 식각 후에는 도 1f에 도시된 것과 같이 상기 제 1 콘택홀(105)의 측면의 일정 영역에 상기 층간 절연막(109)이 남게될 수 있다. 이는 본 발명에서와 같이 주울 가열에 의한 결정화시 아크 발생을 방지하기 위하여 상기 게이트 절연막(104) 내에 상기 제 1 콘택홀(105)을 먼저 형성하였기 때문에 형성되는 것이다.
식각 조건에 따라서 도 1g에서 도시된 것과 같이, 상기 제 1 콘택홀(105)의 측면의 전부를 상기 층간절연막(109)이 덮을 수도 있다. 또한 도 1f에 도시된 것과 같이, 상기 제 1 콘택홀(105) 및 상기 제 2 콘택홀(111)의 측면을 연결한 선이 계단 형상일 수도 있다.
이어서, 도 1h를 참조하면, 상기 게이트 절연막(104) 및 상기 층간 절연막(109) 내에 형성된 상기 제 1 콘택홀(105) 및 상기 제 2 콘택홀(111)을 통하여 상기 반도체층(108과 전기적으로 연결되는 소오스/드레인 전극(112, 113)을 형성한다. 여기서, 상기 소오스/드레인 전극(112, 113)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al) 중에서 선택되는 어느 하나로 형성할 수 있다. 이로써 본 발명의 일 실시예에 따른 박막트랜지스터를 완성한다.
도 2는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면을 나타낸 도면이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 제 1 실시예를 참조한다.
상기 제 1 실시예에서는 상기 제 1 콘택홀(105)의 측면의 일정 영역에 상기 층간 절연막(109)이 남는 경우를 설명하였으나, 이와는 달리 제 1 콘택홀(105)의 측면에 상기 층간 절연막(109)이 남지 않도록 식각 공정을 진행할 수도 있다. 이때는 상기 제 1 콘택홀(1050)과 제 2 콘택홀(111)의 테이퍼각이 서로 다르게 형성될 수 있다. 본 발명에서 콘택홀의 테이퍼각이라고 함은 콘택홀의 측면과 콘택홀이 형성된 막의 수평면이 이루는 각을 말한다. 상기 제 2 콘택홀(111)의 테이퍼각이 상기 제 1 콘택홀(1050)의 테이퍼각보다 클 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 단면을 나타낸 도면이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다.
상기 제 2 실시예에서와 같이 식각 공정을 진행하는 경우 상기 제 1 콘택 홀(105) 하부의 상기 반도체층(108)의 상부면의 일정 영역이 오버 에칭될 수도 있다. 상기 반도체층(108)의 상부면의 일정 영역이 오버 에칭되면, 상기 제 1 콘택홀(105) 하부의 상기 반도체층(108)의 상부면에는 홈부(300)가 형성된다. 이때는 상기 반도체층(108)의 상기 홈부(300)의 측면, 상기 제 1 콘택홀(105)의 측면, 및 상기 제 2 콘택홀(111)의 측면을 연결한 면이 계단 형상으로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 4를 참조하면, 상기 본 발명의 도 1h의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(100) 전면에 절연막(400)을 형성한다. 상기 절연막(400)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 스핀 온 글래스막 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(400)을 식각하여 상기 소오스 또는 드레인 전극(112, 113)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전극(112, 113) 중 어느 하나와 연결되는 제 1 전극(401)을 형성한다. 상기 제 1 전극(401)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(401)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(401) 상에 상기 제 1 전극(401)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(402)을 형성하고, 상기 노출된 제 1 전극(401) 상에 발광층을 포함하는 유기막층(403)을 형성한다. 상기 유기막층(403)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(403) 상에 제 2 전극(404)을 형성한다. 상기 제 2 전극(404)은 애노드 또는 캐소드로 형성할 수 있으며, 애노드인 경우에는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우에는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
따라서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있다.
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면 주요부분에 대한 부호의 설명>
100 : 기판 101 : 버퍼층
102 : 비정질 실리콘층 104 : 게이트 절연막
105 : 제 1 콘택홀 106 : 게이트 전극 물질
107 : 반도체층 108 : 게이트 전극
109 : 층간 절연막 110 : 포토레지스트 패턴
111 : 제 2 콘택홀 112,113 : 소스/드레인 전극
300 : 홈부 400 : 절연막
401 : 제 1 전극 402 : 화소정의막
403 : 유기막층 404 : 제 2 전극
Claims (19)
- 기판;상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층;상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막;상기 게이트 절연막 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며,상기 층간 절연막이 상기 제 1 콘택홀의 측면의 일정 영역에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 층간 절연막이 상기 제 1 콘택홀의 측면의 전 영역에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 콘택홀 및 상기 제 2 콘택홀의 측면을 연결한 면이 계단 형상인 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 주울 가열 다결정 실리콘층은 라만 스펙트럼의 피크값이 515-517 cm- 1 에서 나타나는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 기판은 유리 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층;상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막;상기 게이트 절연막 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며,상기 제 1 콘택홀의 테이퍼각과 상기 제 2 콘택홀의 테이퍼각이 서로 다른 것을 특징으로 하는 박막트랜지스터.
- 제 7 항에 있어서,상기 제 2 콘택홀의 테이퍼각이 상기 제 1 콘택홀의 테이퍼각보다 큰 것을 특징으로 하는 박막트랜지스터.
- 제 7 항에 있어서,상기 주울 가열 다결정 실리콘층은 라만 스펙트럼의 피크값이 515-517 cm- 1 에서 나타나는 것을 특징으로 하는 박막트랜지스터.
- 제 7 항에 있어서,상기 게이트 전극은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스 텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판 상에 위치하며, 주울 가열 다결정 실리콘층으로 이루어진 반도체층;상기 반도체층 상에 위치하며, 상기 반도체층의 일정 영역을 노출시키는 제 1 콘택홀을 포함하는 게이트 절연막;상기 게이트 절연막 상에 위치하는 게이트 전극;상기 게이트 전극 상에 위치하며, 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 포함하는 층간 절연막; 및상기 층간 절연막 상에 위치하며, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층과 전기적으로 연결되는 소오스 및 드레인 전극을 포함하며,상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 상부의 일정 영역에 홈부가 위치하며, 상기 홈부의 측면, 상기 제 1 콘택홀의 측면, 및 상기 제 2 콘택홀의 측면을 연결하는 면이 계단 형상인 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서,상기 주울 가열 다결정 실리콘층은 라만 스펙트럼의 피크값이 515-517 cm- 1 에서 나타나는 것을 특징으로 하는 박막트랜지스터.
- 제 11 항에 있어서,상기 게이트 전극은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 기판을 제공하고,상기 기판 상에 비정질 실리콘층을 형성하고,상기 비정질 실리콘층을 패터닝하고,상기 기판 전면에 게이트 절연막을 형성하고,상기 게이트 절연막에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고,상기 제 1 콘택홀이 형성된 게이트 절연막 상에 게이트 전극 물질을 형성하고,상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의한 다결정 실리콘층으로 결정화하고,상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고,상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고,상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고,상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 게이트 전극 물질과 상기 비정질 실리콘층 또는 상기 다결정 실리콘층은 결정화 동안 상기 제 1 콘택홀을 통하여 전기적으로 연결되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 게이트 전극 물질에 0.1 내지 300㎲ 동안 전계를 인가하여 상기 비정질 실리콘층에 장력을 가하여, 결정화된 다결정 실리콘층의 라만 스펙트럼의 피크값이 515-517cm-1 에서 나타나도록 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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- 제 14 항에 있어서,상기 게이트 전극 물질에 전계를 인가하기 전에 상기 기판을 예열하는 것을 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 14 항에 있어서,상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하는 것은상기 층간 절연막 상에 포토레지스트 패턴을 형성하고,상기 포토레지스트 패턴을 마스크로 하여 상기 층간 절연막을 식각하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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