WO2010011038A2 - 박막트랜지스터 및 이의 제조방법 - Google Patents

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Definitions

  • the present invention relates to a thin film transistor and a method of manufacturing the same. More specifically, the amorphous silicon film is polycrystalline by applying Joule heating to generate a stress gradient from the surface of the glass substrate to a predetermined depth inside the glass substrate positioned under the amorphous silicon film.
  • the present invention relates to a thin film transistor including a polycrystalline silicon film with improved crystallinity and a method of manufacturing the same.
  • a semiconductor layer of a thin film transistor is formed of amorphous silicon.
  • amorphous silicon has a disadvantage in that the mobility and aperture ratio of electrons, which are charge carriers, are low and incompatible with CMOS processes.
  • a polycrystalline silicon thin film device can form a driving circuit on a substrate like a pixel TFT-array required for writing an image signal to a pixel, which was not possible with an amorphous silicon TFT. Therefore, in the polycrystalline silicon thin film element, the connection between the plurality of terminals and the driver IC becomes unnecessary, thereby increasing productivity and reliability and reducing the thickness of the panel. In addition, in the polycrystalline silicon TFT process, since the microfabrication technology of silicon LSI can be used as it is, a microstructure can be formed in wiring etc.
  • the thin film transistor using polycrystalline silicon in the semiconductor layer has advantages in that the size of the semiconductor layer is determined by the high switching capability and the self-matching, so that the device size and the CMOS can be reduced.
  • polycrystalline silicon thin film transistors are used as pixel switching devices such as active matrix flat panel displays (eg, liquid crystal displays and organic light emitting display devices), and are large on-chip and chip on glass (COG) products with built-in drivers. It is emerging as a major element for the practical use of the.
  • Such low-temperature polycrystalline silicon can be formed by solid phase crystallization (SPC), metal induced crystallization (MIC), metal induced side crystallization (MILC), or excimer laser. Crystallization (ELC: Excimer Laser Crystallization) method.
  • the SPC method can obtain uniform crystallization using low-cost equipment, it requires high crystallization temperature and long time, so it is impossible to use substrates with relatively low heat deformation temperature such as glass substrates and low productivity. Have.
  • annealing is performed on an amorphous silicon thin film for about 1 to 24 hours at a temperature of 600 to 700 ° C. to allow crystallization.
  • polycrystalline silicon produced by the SPC method it is accompanied with twin-growth during the solid phase transformation from the amorphous phase to the crystal phase, and thus contains a large number of crystal lattice defects in the formed crystal grains. These factors serve to reduce the mobility and increase the threshold voltage of electrons and holes of the manufactured polycrystalline silicon TFT.
  • the MIC method has the advantage that amorphous silicon is brought into contact with a specific metal so that its crystallization is performed at a temperature much lower than the crystallization temperature by the SPC method.
  • Metals that enable the MIC method include Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn, and the like, and these metals react with amorphous silicon to form eutectic or silicide phases. (silicide phase) is formed to promote low temperature crystallization.
  • applying the MIC method to the actual process of polycrystalline silicon TFT fabrication causes serious contamination of the metal in the channel.
  • the MILC method is an application technique of the MIC method. Instead of depositing a metal on a channel, a gate electrode is formed, and then a metal is deposited thinly on a source and a drain in a self-aligned structure to induce metal induced crystallization. This technique induces lateral crystallization toward the channel. Ni and Pd are the most commonly used metals in the MILC method. Polycrystalline silicon prepared by the MILC method is known to exhibit high leakage current characteristics, despite excellent crystallinity and high field effect mobility compared to the SPC method. In other words, the metal contamination problem is reduced compared to the MIC method, but it is still not completely solved.
  • FALC field-directed directional crystallization
  • the crystallization methods such as the MIC method, the MILC method, and the FALC method are effective in lowering the crystallization temperature compared to the SPC method, but the crystallization time is still long, and all of them have in common that the crystallization is induced by the metal. Therefore, it is not free in that it is a problem of metal contamination.
  • the recently developed ELC method makes it possible to produce a polycrystalline silicon thin film on a glass substrate in a low temperature process while solving the problem of metal contamination.
  • Polycrystalline silicon can be prepared. That is, when a laser is irradiated on the amorphous silicon of the base material which consists of a glass substrate / insulating layer / amorphous silicon thin film in a very short time, only an amorphous silicon thin film is selectively heated, and crystallization is performed without damaging the glass substrate located underneath.
  • the polycrystalline silicon produced during the phase transformation from the liquid phase to the solid phase has a thermodynamically more stable grain structure than the polycrystalline silicon produced through the solid phase crystallization and the crystal defects in the grains can be significantly reduced.
  • the polycrystalline silicon produced is superior to the results of other crystallization methods.
  • the advantages of the laser crystallization method that is, because the process is performed in a short time does not damage the underlying substrate and can produce very good crystal grains with little defects due to high temperature phase transformation
  • a method of crystallizing an amorphous silicon thin film that can solve the disadvantages of such laser crystallization method, that is, the irradiance nonuniformity and process limitation due to the local process and the problem of using expensive equipment.
  • the TFT-LCD is a voltage drive, but the grain size of the large-area substrate because of the current drive method. The uniformity of is a very important factor.
  • the reality of the flat panel display industry is that the low-temperature crystallization method using the ELC method or the SLS method using a laser hits the limit. Considering this fact, there is a great need for a new technology for producing a high quality polycrystalline silicon thin film by low temperature crystallization using a laserless method.
  • the inventors of the present invention in Korean Patent Application No. 2005-73076 form an ITO layer and an insulating layer, respectively, on the insulating layer on the transparent substrate, and then form a silicon thin film to apply Joule heating by applying an electric field to the ITO layer.
  • a silicon thin film to apply Joule heating by applying an electric field to the ITO layer.
  • the silicon thin film is subjected to such a high temperature at a lower temperature than that of the conventional substrate, preferably at room temperature, and in a very short time, better crystallization and dopant activation and thermal oxidation process and We present a way to achieve crystal lattice defect healing.
  • An object of the present invention is to provide a thin film transistor including a polycrystalline silicon film having excellent crystallinity and a method of manufacturing the same.
  • the present invention is a glass substrate formed with a stress gradient from the upper surface to a predetermined depth; A semiconductor layer on the glass substrate and composed of a polycrystalline silicon film crystallized by Joule heating; A gate insulating layer on the semiconductor layer; A gate electrode on the gate insulating layer; An interlayer insulating layer on the gate electrode; And a source / drain electrode positioned on the interlayer insulating layer and electrically connected to a source / drain region of the semiconductor layer.
  • the present invention provides a glass substrate, to form an amorphous silicon film on the glass substrate, to form a first insulating layer and a conductive layer on the amorphous silicon film in turn, and to generate a high heat of 1300 °C or more in the conductive layer Applying an electric field having an energy of a power density for a time of 0.1 to 300 kW to crystallize the amorphous silicon film into a polycrystalline silicon film, removing the insulating layer and the conductive layer, and patterning the polycrystalline silicon film to form a semiconductor layer.
  • a foil comprising forming a source / drain electrode electrically connected with the It provides a method for producing the transistor.
  • the present invention provides a glass substrate, and in order to form a conductive layer and a first insulating layer on the glass substrate, to form an amorphous silicon layer on the insulating layer, and to generate high heat of 1300 °C or more in the conductive layer
  • An electric field having an energy of a power density capable of 0.1 to 300 mA is applied to crystallize the amorphous silicon film into a polycrystalline silicon film, and the polycrystalline silicon film is patterned to form a semiconductor layer, and a gate insulating film on the semiconductor layer.
  • a gate electrode is formed on the gate insulating film, an interlayer insulating film is formed on the gate electrode, and a source / drain electrode electrically connected to the source / drain region of the semiconductor layer is formed on the interlayer insulating film. It provides a method for manufacturing a thin film transistor comprising a.
  • the present invention also provides a glass substrate, an amorphous silicon film pattern is formed on the glass substrate, a gate insulating film is formed on the amorphous silicon film pattern, a predetermined region of the gate insulating film is etched to form the amorphous silicon film pattern An electric field having an energy of an energy density of 0.1 to form a first contact hole exposing a predetermined region of the gate electrode, forming a gate electrode material on the gate insulating film, and generating high heat of 1300 ° C. or higher on the gate electrode material.
  • the semiconductor layer is formed by crystallizing the amorphous silicon film pattern into a polycrystalline silicon film by applying a time of 300 mW, forming a gate electrode by patterning the gate electrode material, and forming an interlayer on the entire surface of the glass substrate on which the gate electrode is formed. Forming an insulating layer, and etching a predetermined region of the interlayer insulating layer to form the insulating layer; A second contact hole is formed to expose a predetermined region of the semiconductor layer exposed by the contact hole, and the source / drain region of the semiconductor layer is formed on the interlayer insulating layer through the first contact hole and the second contact hole. It provides a method of manufacturing a thin film transistor comprising the step of forming an electrically connected source / drain electrode.
  • a thin film transistor including a polycrystalline silicon film having excellent crystallinity and a method of manufacturing the same can be obtained.
  • FIG. 1 to 3 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a first embodiment of the present invention.
  • 4 to 6 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a second embodiment of the present invention.
  • FIG. 7 to 10 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a third embodiment of the present invention.
  • 11 and 12 are TEM (Transmission Electron Microscope) photographs of polycrystalline silicon films crystallized according to Experimental and Comparative Examples.
  • amorphous silicon films 106, 206, and 307 semiconductor layers
  • gate electrode material 109, 209, 309 interlayer insulating film
  • FIG. 1 to 3 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a first embodiment of the present invention.
  • a buffer layer 102 is formed on a glass substrate 101.
  • the glass substrate 101 may have a thickness of about 600 to 800 ⁇ m, but is not limited thereto.
  • the buffer layer 102 is used to prevent elution of some materials inside the glass substrate 101, for example, alkaline materials, which may be generated in a later process, and generally deposits silicon oxide or silicon nitride. Can be formed. It is preferable that the thickness of the buffer layer 102 is generally about 2000-5000 mm, but it is not limited thereto.
  • the buffer layer 102 may be omitted, and the method of the present invention may be applied to such a structure, so the scope of the present invention should be construed to include such a structure.
  • the conductive layer 103 may be formed of a transparent conductive thin film or a metal thin film.
  • the conductive layer 103 is formed of a metal thin film having a melting point of 1300 ° C. or more.
  • high heat of 1300 ° C. or more may be applied to the amorphous silicon film 105 instantaneously.
  • the conductive layer 103 may be formed of a metal thin film having a melting point of 1300 ° C.
  • the conductive layer 103 may be formed by a method such as sputtering or evaporation, and may be formed at 500 kPa to 3000 kPa. But it is not limited to that.
  • an insulating layer 104 is formed on the conductive layer 103.
  • the insulating layer 104 may serve to prevent the amorphous silicon film 105 from being contaminated by the conductive layer 103 during the heat treatment process and may serve as an insulating layer for the TFT device.
  • the insulating layer 104 may be formed of the same material as the buffer layer 102.
  • an amorphous silicon film 105 is formed on the insulating layer 104.
  • the amorphous silicon film 105 may be formed by, for example, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, plasma enhanced chemical vapor deposition (PECVD), sputtering, vacuum evaporation, or the like. PECVD method is used.
  • the amorphous silicon film 105 may be formed to a thickness of 500 to 2000 microns.
  • an electric field is applied to the conductive layer 103 to form the amorphous silicon film 105 as a polycrystalline silicon film by Joule heating.
  • the electric field applied to the conductive layer 103 is applied to the inside of the glass substrate 101 to the extent that a stress gradient is formed from the upper surface of the glass substrate 101 to a predetermined depth.
  • energy of a power density capable of applying high heat of 1300 ° C. or higher to the amorphous silicon film 105 is applied for a very short time of 0.1 to 300 kW. In this case, it is preferable to apply energy of 100000 W / cm 2 or more to the conductive layer 103.
  • a stress gradient is formed from the upper surface of the glass substrate 101 to a predetermined depth.
  • the polycrystalline silicon film crystallized on the glass substrate 101 having a stress gradient formed therein has crystal grains having almost no crystal defects therein, and has excellent crystallinity.
  • incontinence is formed from the surface of the glass substrate 10 to a predetermined depth as shown in FIG. 13.
  • the cut surface also has a wavy surface.
  • Joule heating is generated by applying an electric field only to the conductive layer 103 at room temperature.
  • the entire glass substrate 101 is not heated but is heated only to a certain depth from the surface of the glass substrate 101, and the predetermined depth or less is still at room temperature. Therefore, a stress gradient may be formed in the glass substrate 101 from a surface of the glass substrate 101 to a predetermined depth.
  • the entire glass substrate on which the element is formed is put in a heating furnace or the like and the entire glass substrate is heated, the entire glass substrate is heated and expanded, so that the surface of the glass substrate is fixed from the surface of the glass substrate as in the present invention. There can be no stress gradient down to depth.
  • the depth at which the stress gradient is formed is preferably within 10 ⁇ m from the surface of the glass substrate 101.
  • the stress gradient may be formed within 10 ⁇ m from the surface of the glass substrate 101 in terms of mechanical strength of the glass substrate 101.
  • the time for which the electric field is applied to the conductive layer 103 is preferably 0.1 to 300 ms. If it is shorter than 0.1 GPa, the amorphous silicon film 105 may not be crystallized into a polycrystalline silicon film. If it is longer than 300 GPa, a stress gradient may be formed from a surface of the glass substrate to a depth of 10 ⁇ m or more. It is preferable to apply an electric field to the conductive layer 103 for 300 ⁇ s or less in terms of mechanical strength.
  • the polycrystalline silicon film exhibits conductivity at a high temperature. Joule heating is performed by applying an electric field to the conductive layer 103 while the insulating layer 104 is interposed between the conductive layer 103 and the amorphous silicon film 105. When the crystal is formed to crystallize the amorphous silicon film 105 into a polycrystalline silicon film, a capacitor structure is formed. At this time, when the potential difference exceeds the dielectric breakdown voltage of the insulating layer 104, current flows through the insulating layer 104 and an arc may occur.
  • a portion of the insulating layer 104 is etched to expose a predetermined region of the conductive layer 103 before the amorphous silicon film 105 is formed, and the exposed conductive layer 103 and It is preferable to form the amorphous silicon film 105 on the insulating layer 104 so that the amorphous silicon film 105 and the conductive layer 103 are in contact with a predetermined region during crystallization.
  • the polycrystalline silicon film is patterned to form a semiconductor layer 106.
  • the gate insulating layer 107 may be a silicon oxide layer, a silicon nitride layer, or a double layer thereof.
  • the gate electrode metal layer (not shown) is formed on the layer, and the gate electrode metal layer is etched by the photolithography process to form the gate electrode 108 in a portion corresponding to the channel region of the semiconductor layer 15.
  • the interlayer insulating film 109 is formed over the entire surface of the substrate including the gate electrode 108.
  • the interlayer insulating layer 109 may be a silicon nitride film, a silicon oxide film, or a multilayer thereof.
  • the interlayer insulating layer 109 and the gate insulating layer 107 are etched to form a contact hole 110 exposing a predetermined region of a source / drain region of the semiconductor layer 106.
  • source / drain electrodes 111 and 112 connected to the source / drain regions of the semiconductor layer 106 are formed on the interlayer insulating layer 109 through the contact hole 110.
  • FIGS. 4 to 6 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a second embodiment of the present invention. Reference is made to those mentioned in the above examples, except as specifically mentioned below.
  • a buffer layer 202 is formed on the glass substrate 201. Subsequently, an amorphous silicon film 203, an insulating layer 204, and a conductive layer 205 are sequentially formed on the buffer layer 41.
  • an electric field having a power density of energy capable of applying a high heat of 1300 ° C. or more to the amorphous silicon film 203 is applied to the conductive layer 205 for a very short time of 0.1 to 300 kW.
  • the amorphous silicon film 203 is crystallized into a polycrystalline silicon film while forming a stress gradient from the surface of the glass substrate 201 to a predetermined depth inside the substrate 201.
  • the depth at which the stress gradient is formed is preferably within 10 ⁇ m from the surface of the glass substrate 201.
  • the insulating layer 204 and the conductive layer 205 are removed, and the polycrystalline silicon film is patterned to form a semiconductor layer 206. Subsequently, a gate insulating film 207 is formed on the semiconductor layer 206, and a gate electrode 208 is formed on a portion of the gate insulating film 207 corresponding to the channel region of the semiconductor layer 206. Next, an interlayer insulating film 209 is formed over the entire substrate including the gate electrode 208.
  • the interlayer insulating layer 209 and the gate insulating layer 207 are etched to form a contact hole 210 exposing a predetermined region of a source / drain region of the semiconductor layer 206. Subsequently, source / drain electrodes 211 and 212 connected to the source / drain regions of the semiconductor layer 206 are formed through the contact hole 210.
  • FIG. 7 to 10 are cross-sectional views illustrating a process of manufacturing a thin film transistor according to a third embodiment of the present invention. Reference is made to those mentioned in the above examples, except as specifically mentioned below.
  • a buffer layer 302 is formed on the glass substrate 301. Subsequently, an amorphous silicon film is formed on the buffer layer 302 and patterned to form an amorphous silicon film pattern 303. Subsequently, a gate insulating layer 304 is formed on the amorphous silicon layer pattern 303. Subsequently, a predetermined region of the gate insulating layer 304 is etched to expose a predetermined region to be formed as a source / drain region of the semiconductor layer in the amorphous silicon layer pattern 303, thereby forming a first contact hole in the gate insulating layer 304. 305 is formed.
  • a gate electrode material 306 is formed on the entire surface of the glass substrate 301 on which the gate insulating layer 304 is formed. Subsequently, an electric field having an energy of power density capable of applying high heat of 1300 ° C. or higher to the amorphous silicon film pattern 303 is applied to the gate electrode material 306 for a very short time of 0.1 to 300 kW, thereby providing the glass substrate (
  • the amorphous silicon film pattern 303 is crystallized into a polycrystalline silicon film pattern while forming a stress gradient from the surface of the glass substrate 301 to a predetermined depth inside the 301.
  • the crystallized polycrystalline silicon film pattern becomes a semiconductor layer (307 in FIG. 9). For this purpose, it is preferable to apply energy of 100000 W / cm 2 or more to the gate electrode material 306.
  • the depth at which the stress gradient is formed is preferably within 10 ⁇ m from the surface of the glass substrate 301.
  • the gate electrode material 306 is patterned to form a gate electrode 308 positioned corresponding to a region to be defined as a channel region of the semiconductor layer 307.
  • the gate electrode material 306 for forming the gate electrode 308 is used as a conductive layer for generating Joule heating, so that a separate conductive layer does not need to be formed.
  • the gate electrode material 306 and the amorphous silicon layer pattern 303 are formed during crystallization by using the first contact hole 305 for connecting the source / drain electrode and the semiconductor layer 307 to be subsequently formed. By making it contact, arc generation can be prevented.
  • a mask used to form a contact hole may be used to etch a predetermined region of the gate insulating layer 304, and thus, an arc may be prevented by etching a predetermined region of the gate insulating layer 304 without introducing a separate mask. can do.
  • an interlayer insulating film 309 is formed over the entire glass substrate 301. Subsequently, a predetermined region of the interlayer insulating layer 309 is etched to form a second contact hole 310 exposing a predetermined region of the semiconductor layer 307 exposed by the first contact hole 305. Subsequently, source / drain electrodes 311 and 312 electrically connected to the source / drain regions of the semiconductor layer 307 are formed through the first contact hole 305 and the second contact hole 310.
  • a SiO 2 layer having a thickness of 3000 Pa was formed by a PECVD method on a glass substrate having a width ⁇ length ⁇ thickness of 2 cm ⁇ 2 cm ⁇ 0.7 mm.
  • a molybdenum layer having a thickness of 1000 mW was deposited on the buffer layer by a sputtering method as a conductive layer, and then a SiO 2 layer having a thickness of 1000 mW was deposited by the PECVD method as an insulating layer.
  • a 500 nm thick amorphous silicon film was deposited on the insulating layer by PECVD.
  • An SiO 2 layer having a thickness of 3000 Pa was formed by an PECVD method on an insulating layer on a glass substrate having a width ⁇ length ⁇ thickness of 2 cm ⁇ 2 cm ⁇ 0.7 mm.
  • An amorphous silicon film having a thickness of 500 kPa was deposited on the insulating layer by PECVD.
  • the substrate on which the amorphous silicon film was formed was heat-treated in a tubular furnace at a temperature of 750 ° C. for 1 hour to crystallize the amorphous silicon film into a polycrystalline silicon film by a solid phase crystallization method.
  • FIG. 11 and 12 are TEM (Transmission Electron Microscope) photographs of the polycrystalline silicon film crystallized according to the Experimental Example and Comparative Example.
  • FIG. 11 is a TEM photograph of a polycrystalline silicon film crystallized according to the experimental example
  • FIG. 12 is a TEM photograph of a polycrystalline silicon film crystallized according to the comparative example.
  • the sizes of the crystal grains (a, b) are as small as about 1000 GPa and 2000 GPa, twins (c) and It can be seen that a number of point defects (d) are found.
  • the size of the crystal grains (e) is about 3 times larger than that of the comparative example, and the defects in the crystal grains (e) are larger. You can see almost nothing. Therefore, it can be confirmed that the crystallinity is remarkably improved in the polycrystalline silicon film prepared according to the above experimental example.
  • region (a) is a region after being spaced about 10 ⁇ m deep from the upper surface of the glass substrate.
  • Area (b) is an area within 10 ⁇ m of the depth of the upper surface of the glass substrate, area (c) is an area where a buffer layer is located, area (d) is an area where a molybdenum layer is located, and area (e) is It is a region where the insulating layer and the polycrystalline silicon film are located. In the region (e), SiO 2 Formed with The boundary between the insulating layer and the polycrystalline silicon film was not clearly revealed.
  • incontinences f are formed from a surface of the glass substrate to a depth of 10 ⁇ m. According to the result, it can be seen that a stress gradient is formed from the upper surface of the glass substrate to a predetermined depth in the glass substrate.
  • the amorphous silicon film is crystallized into a polycrystalline silicon film, thereby including a polycrystalline silicon film having improved crystallinity.
  • a thin film transistor can be formed.

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Abstract

본 발명은 비정질 실리콘막 하부에 위치하는 유리 기판에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법에 관한 것이다. 본 발명은 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판;상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결된 소오스 및 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터 및 이의 제조방법을 제공한다.

Description

박막트랜지스터 및 이의 제조방법
본 발명은 박막트랜지스터 및 이의 제조방법에 관한 것으로, 보다 자세하게는 비정질 실리콘막 하부에 위치하는 유리 기판 내부에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법에 관한 것이다.
평판 표시장치의 제조를 위한 다양한 기술 중 최근 박막 트랜지스터를 이용한 액티브 매트릭스형 평판 표시장치에 관한 연구개발이 활발히 진행되고 있다. 종래에는 박막 트랜지스터의 반도체층을 비정질 실리콘으로 형성하였다. 그러나 일반적으로 비정질 실리콘은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다.
반면에 다결정 실리콘(Polycrystalline silicon) 박막 소자는 비정질 실리콘 TFT에서는 불가능하였던 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 반도체층에 이용한 박막트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위칭 능력이 높고 자기 정합에 의해 반도체층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 장점이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 평판 표시장치(예를들면, 액정표시장치, 유기전계발광표시장치) 등의 화소 스위칭 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
이러한 다결정 실리콘 TFT를 제조하는 방법으로는 고온 조건에서 제조하는 방법과 저온 조건에서 제조하는 기술이 있는데, 고온 조건에서 형성하기 위해서는 기판으로 석영 등의 고가의 재질을 사용하여야 하므로 대면적화에 적당하지 않다. 따라서, 저온 조건에서 비정질 실리콘 박막을 다결정 실리콘으로 대량으로 제조하는 방법에 대한 연구가 활발히 진행되고 있다.
이러한 저온의 다결정 실리콘을 형성하는 방법으로는 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced Lateral Crystallization)법, 엑시머 레이저 결정화(ELC: Excimer Laser Crystallization) 법 등이 있다.
SPC 법은 저가의 장비를 사용하여 균일한 결정질을 얻을 수는 있으나, 높은 결정화 온도와 장시간을 요구하기 때문에, 유리 기판과 같이 열변형 온도가 상대적으로 낮은 기판을 사용할 수 없고 생산성이 낮다는 단점을 가지고 있다. SPC 법에 의한 경우, 통상적으로 600 ~ 700℃의 온도에서 약 1 ~ 24 시간 동안 비정질 실리콘 박막에 어닐링 작업을 실시해야 결정화가 가능하다. 또한 SPC 법에 의해 제조된 다결정 실리콘의 경우에는, 비정질상으로부터 결정상으로의 고상 상변태시 쌍정 성장(twin-growth)을 동반하므로, 형성된 결정립 내에 매우 많은 결정격자 결함들을 함유하고 있다. 이러한 인자들은 제조된 다결정 실리콘 TFT의 전자 및 홀의 이동도(mobility)를 감소시키고 문턱 전압(threshold voltage)을 상승시키는 요인으로 작용한다.
MIC 법은 비정질 실리콘이 특정 금속과 접촉함으로써 그것의 결정화가 SPC 법에 의한 결정화 온도보다 훨씬 낮은 온도에서 이루어지는 장점을 가지고 있다. MIC 법을 가능하게 하는 금속으로는, Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn 등이 있으며, 이들 금속들은 비정질 실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)을 형성하여 저온 결정화를 촉진시킨다. 그러나 MIC 법을 다결정 실리콘 TFT 제작의 실제 공정에 적용시킬 경우 채널(channel) 내에 금속의 심각한 오염 문제를 야기시킨다.
MILC 법은 MIC 법의 응용기술로서, 채널 위에 금속을 증착하는 대신 게이트 전극을 형성한 후, 자기 정렬된 구조에서 소오스 및 드레인 위에 금속을 얇게 증착하여 금속유도결정화(metal induced crystallization)를 유발한 후, 채널 쪽으로 측면 결정화를 유도하는 기술이다. MILC 법에 가장 많이 사용되는 금속으로는 Ni 및 Pd을 들 수 있다. MILC 법으로 제조된 다결정 실리콘은 SPC 법에 비하여 우수한 결정성 및 높은 전계 효과 이동도(field effect mobility)를 보임에도 불구하고, 높은 누설 전류 특성을 보인다고 알려져 있다. 즉, 금속 오염 문제를 MIC 법에 비하여 감소하기는 하였으나, 아직도 완전히 해결하지 못한 실정이다. 한편, MILC 법을 개량한 방법으로 전계유도방향성 결정화법(FALC: Field Aided Lateral Crystallization)이 있다. MILC 법에 비하여 FALC 법은 결정화 속도가 빠르며 결정화 방향의 이방성을 보이지만, 이 역시 금속의 오염 문제를 완전히 해결하지는 못하고 있다.
이상의 MIC 법, MILC 법, FALC 법 등의 결정화 방법은 SPC 법에 비하여 결정화 온도를 낮추었다는 점에서는 효과적이나, 결정화 시간이 여전히 길다는 점과, 모두 금속에 의하여 결정화가 유도되는 공통점을 가지고 있다. 따라서, 금속의 오염 문제라는 점에서 자유롭지 못한다. 한편, 최근 개발된 ELC 법은 금속의 오염 문제를 해결하면서 유리 기판 위에 저온 공정으로 다결정 실리콘 박막을 제조하는 것을 가능하게 한다. LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 증착된 비정질 실리콘 박막은 엑시머 레이저의 파장인 자외선 영역(λ = 308 ㎚)에 대한 흡수 계수가 매우 크기 때문에, 적정한 에너지 밀도에서 쉽게 비정질 실리콘 박막의 용융이 일어나게 된다. 비정질 실리콘 박막을 엑시머 레이저에 의해 결정화시키는 경우, 용융 및 응고의 과정을 매우 짧은 시간 내에 동반하게 된다. 이러한 관점에서 볼 때, ELC 법은 엄밀한 의미에서 저온 공정은 아니다. 그러나 ELC 공정은 엑시머 레이저에 의해 크게 영향을 받은 국부적인 용융 영역에서 매우 빠르게 진행되는 용융 및 응고에 의해 결정화되는 과정을 거치므로, 기판을 손상시키지 않으면서 극히 짧은 시간(수십 nano-sec 단위)에 다결정 실리콘을 제조할 수 있다. 즉, 유리 기판/절연층/비정질 실리콘 박막으로 이루어진 모재의 비정질 실리콘 상에 레이저가 극히 짧은 시간에 조사되면, 비정질 실리콘 박막만이 선택적으로 가열되어, 하층에 위치한 유리 기판의 손상없이 결정화가 이루어진다. 또한 액상에서 고상으로의 상변태시 생성되는 다결정 실리콘의 경우, 고상 결정화를 통해 생성되는 다결정 실리콘의 경우보다 열역학적으로 안정된 결정립 구조를 보이고 결정립 내의 결정 결함이 현저히 감소될 수 있는 장점이 있으므로, ELC 법으로 제조된 다결정 실리콘은 다른 여타의 결정화법들의 결과물보다 우수하다.
그럼에도 불구하고 ELC 법은 몇 가지 중대한 단점들을 가지고 있다. 예를 들어, 레이저 빔 자체의 조사량이 불균일하다는 레이저 시스템 상의 문제점과, 조대한 결정립을 얻기 위한 레이저 에너지 밀도의 공정 영역이 극히 제한되어 있다는 레이저 공정상의 문제점, 그리고 대면적에 샷(shot) 자국이 남는다는 문제점을 가지고 있다. 이들 두 요소들은 다결정 실리콘 TFT의 액티브층(active layer)를 구성하는 다결정 실리콘 박막의 결정립 크기의 불균일성을 야기시킨다. 또한 액상에서 고상으로의 상변태를 동반하며 생성되는 다결정 실리콘의 경우 부피 팽창이 수반되므로, 결정립계가 만들어지는 지점으로부터 표면쪽으로 심한 돌출(protrusion) 현상이 일어난다. 이러한 현상은 후속 공정인 게이트 절연층에도 직접적인 영향을 미치게 되는데, 다결정 실리콘/게이트 절연층 계면의 불균일한 평탄도에 의한 절연 파괴 전압(breakdown voltage) 감소 및 핫 캐리어 응력(hot carrier stress) 등의 소자 신뢰성에 심각한 영향을 미치고 있다.
최근에는 상기 설명한 ELC 법의 불안정성을 해결하기 위하여 SLS(Sequential Lateral Solidification) 법이 개발되어 레이저 에너지 밀도의 공정 영역을 안정화하는데 성공하였지만, 여전히 샷 자국 및 표면 쪽으로 돌출(protrusion) 현상을 해결하지 못하였으며, 또한 평판 디스플레이 산업이 급속히 발전하고 있는 현재의 추세로 비추어 볼 때, 조만간 양산화가 필요하게 될 1 m × 1 m 크기 이상인 기판의 결정화 공정에 레이저를 이용하는 기술은 여전히 문제점을 가지고 있다. 더욱이, ELC 법과 SLS 법의 실행을 위한 장비는 매우 고가이므로, 초기 투자비와 유지비가 많이 소요된다는 문제점도 가지고 있다.
따라서 레이저 결정화법의 장점들, 즉, 짧은 시간 내에 공정이 이루어지기 때문에 하부의 기판에 손상을 주지 않는다는 점과 고온 상변태에 의해 결함이 거의 없는 매우 양질의 결정립을 생성할 수 있다는 점을 가지면서, 그러한 레이저 결정화법의 단점들, 즉, 국부적인 공정에 따른 조사량 불균일성 및 공정상의 제한 등과 고가 장비를 사용해야 하는 문제점들을 해결할 수 있는 비정질 실리콘 박막의 결정화 방법에 대한 필요성이 대두되고 있다. 특히, 최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 능동형 유기-EL(Active Matrix Organic Light Emitting Diode)의 경우, TFT-LCD가 전압 구동인데 반하여, 전류 구동 방식이기 때문에 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이다. 그러므로, 레이저를 사용하는 ELC 방법 또는 SLS 방법에 의한 저온 결정화 방법이 한계에 부딪히고 있는 것이 평판 디스플레이 산업체들이 안고 있는 현실이다. 이러한 사실을 고려할 때, 레이저를 사용하지 않는 방식에 의한 저온 결정화에 의하여 양질의 다결정 실리콘 박막을 제조하는 신기술에 대한 필요성이 매우 높은 실정이다.
이러한 종래기술의 문제점을 해결하기 위하여 본 발명의 발명자들은 한국특허출원 제2004-37952호에서 공정 중에 상기 기판이 변형되지 않는 온도범위에서 상기 실리콘 박막을 예열하여 그것의 내부에 진성 캐리어를 생성함으로써 주울 가열이 가능한 저항값으로 낮춘 후, 상기 예열된 실리콘 박막에 전계를 직접 인가하여 상기 캐리어의 이동에 의한 주울 가열을 행함으로써 결정화를 하는 방법을 최초로 제시한 바 있다. 이러한 방법은 상대적으로 낮은 온도에서 짧은 시간 내에 양질의 다결정 실리콘 박막을 제조할 수 있다는 점에서 매우 혁신적인 방법이다.
또한 본 발명의 발명자들은 한국특허출원 제2005-73076호에서 투명 기판 상의 절연층 위에 도전층인 ITO층 및 절연층을 각각 형성한 후 실리콘 박막을 형성하여, 상기 ITO층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자결함치유를 이룰 수 있는 방법을 제시하였다.
그러나 대형화되고 있는 평판 표시장치의 박막트랜지스터의 반도체층으로 주울 가열을 이용한 결정화 박막이 사용되기 위해서는 종래의 다결정 실리콘막보다 결정성이 개선될 필요성이 있다.
본 발명은 결정성이 우수한 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법을 제공하는데 목적이 있다.
본 발명은 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판; 상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 층간 절연막; 및 상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결된 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 유리 기판을 제공하고, 상기 유리 기판 상에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 상에 제 1 절연층 및 도전층을 차례로 형성하고, 상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고, 상기 절연층 및 상기 도전층을 제거하고, 상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 유리 기판을 제공하고, 상기 유리 기판 상에 도전층 및 제 1 절연층을 차례로 형성하고, 상기 절연층 상에 비정질 실리콘층을 형성하고, 상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고, 상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 유리 기판을 제공하고, 상기 유리 기판 상에 비정질 실리콘막 패턴을 형성하고, 상기 비정질 실리콘막 패턴 상에 게이트 절연막을 형성하고,상기 게이트 절연막의 일정 영역을 식각하여 상기 비정질 실리콘막 패턴의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막 패턴을 다결정 실리콘막으로 결정화하여 반도체층을 형성하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 상기 유리 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막의 일정 영역을 식각하여 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고, 상기 층간 절연막 상에 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
본 발명에 따르면 결정성이 우수한 다결정 실리콘막을 포함하는 박막트랜지스터 및 이의 제조방법을 얻을 수 있다.
도 1 내지 도 3은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 4 내지 도 6은 본 발명의 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 7 내지 도 10은 본 발명의 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 11 및 도 12는 실험예 및 비교예에 따라 결정화된 다결정 실리콘막의 TEM(Transmission Electron Microscope) 사진이다.
도 13은 실험예에 사용된 소자를 절단한 후의 절단면에 대한 SEM(Scanning Electron Microscope) 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301: 유리 기판 102, 202, 302: 버퍼층
103, 205: 도전층 104, 204: 절연층
105, 203, 303: 비정질 실리콘막 106, 206, 307: 반도체층
107, 207, 304: 게이트 절연막 108, 208, 308: 게이트 전극
306: 게이트 전극 물질 109, 209, 309: 층간 절연막
111, 112, 211, 212, 311, 312: 소오스/드레인 전극
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시 예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1 내지 도 3은 본 발명의 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 1을 참조하면, 유리 기판(101) 위에 버퍼층(102)을 형성한다. 상기 유리 기판(101)의 두께는 600 내지 800㎛ 정도일 수 있으나, 그것으로 한정되는 것은 아니다.
상기 버퍼층(102)은 추후 공정에서 생성될 수 있는 상기 유리 기판(101) 내부의 일부 물질, 예를 들어, 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화물 또는 실리콘 질화물을 증착하여 형성할 수 있다. 상기 버퍼층(102)의 두께는 통상 2000 - 5000 Å 정도인 것이 바람직하지만, 그것으로 한정되는 것은 아니다. 상기 버퍼층(102)은 생략될 수 있으며, 본 발명의 방법은 그러한 구조에 적용될 수 있으므로, 본 발명의 범주는 그러한 구조를 포함하는 것으로 해석되어야 한다.
이어서 상기 버퍼층(102) 상에 도전층(103)을 형성한다. 상기 도전층(103)은 투명성 도전 박막 또는 금속 박막으로 형성할 수 있다. 바람직하게는 상기 도전층(103)은 녹는점이 1300℃ 이상인 금속 박막으로 형성한다. 0.1 내지 300㎲ 정도의 아주 짧은 시간 동안 후속하여 형성되는 비정질 실리콘막(105)을 결정화하기 위해서는 상기 비정질 실리콘막(105)에 순간적으로 1300℃ 이상의 고열이 가해질 수 있다. 그와 같은 고열에서 상기 도전층(103)의 파손을 방지하기 위해서는 상기 도전층(103)을 녹는점이 1300℃ 이상인 금속 박막으로 형성하는 것이 바람직하다. 상기 녹는점이 1300℃ 이상인 금속으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW) 등이 있다. 상기 도전층(103)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법에 의해 형성할 수 있으며, 500Å 내지 3000Å로 형성할 수 있다. 그러나 그것으로 한정되는 것은 아니다.
이어서 상기 도전층(103) 상에 절연층(104)을 형성한다. 상기 절연층(104)은 열처리 과정에서 상기 도전층(103)에 의해 상기 비정질 실리콘막(105)이 오염되는 것을 방지하는 역할과 TFT소자의 절연 역할을 할 수 있다. 상기 절연층(104)은 상기 버퍼층(102)과 동일한 물질로 형성될 수 있다.
이어서 상기 절연층(104) 상에 비정질 실리콘막(105)을 형성한다. 상기 비정질 실리콘막(105)은, 예를 들어, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD 법을 사용한다. 상기 비정질 실리콘막(105)은 500 내지 2000Å 의 두께로 형성할 수 있다.
이어서 상기 도전층(103)에 전계를 인가하여 상기 비정질 실리콘막(105)을 주울 가열에 의한 다결정 실리콘막으로 형성한다. 상기 도전층(103)에 대한 전계 인가는 상기 유리 기판(101) 내부에 상기 유리 기판(101)의 상부 표면에서부터 일정 깊이까지 응력 구배를 형성시킬 정도로 인가한다. 이를 위해서는 상기 비정질 실리콘막(105)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 0.1 내지 300㎲의 아주 짧은 시간 동안 인가한다. 이때 100000W/㎠ 이상의 에너지를 상기 도전층(103)에 인가하는 것이 바람직하다.
상기 도전층(103)에 상기 비정질 실리콘막(105)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 가진 전계가 0.1 내지 300㎲의 아주 짧은 시간 동안 인가되면, 결정화동안 상기 유리 기판(101)에 일정량의 열이 전달된다. 이때 상기 유리 기판(101) 내부를 살펴보면, 상기 유리 기판(101) 표면 상의 소자들은 가열되어 팽창되므로, 상기 소자들에는 압축 응력이 작용한다. 한편 열이 전달되지 않은 상기 유리 기판(101)의 표면에서부터 일정 깊이 이하의 부분에는 이와는 반대로 인장 응력이 작용한다. 가열 후 역으로 상기 소자들에 인장 응력이 형성되며, 상기 유리 기판(101) 방향으로 압축 응력이 형성된다. 그 결과 상기 유리 기판(101)의 상부 표면에서부터 일정 깊이까지는 응력 구배가 형성된다. 상기와 같이 내부에 응력 구배가 형성된 상기 유리 기판(101) 상에서 결정화된 다결정 실리콘막은 내부에 결정결함이 거의 없는 결정립을 가지며, 결정성이 우수하다. 이와 같이 내부에 응력 구배가 형성된 상기 유리 기판(101)을 절단하면, 절단면에서 도 13에서 보는 바와 같이 상기 유리 기판(10)의 표면에서부터 일정 깊이까지 실금이 형성됨을 확인할 수 있다. 또한 상기 절단면은 물결 무늬의 곡선면을 가진다.
본 발명에 따른 주울 가열에 의한 결정화법의 경우에는 실온에서 상기 도전층(103)에만 전계를 인가하여 주울 가열을 발생시키는 것이다. 그래서 상기 유리 기판(101) 전체가 가열되는 것이 아니라 상기 유리 기판(101)의 표면에서부터 일정 깊이까지만 가열되며, 상기 일정 깊이 이하는 여전히 실온 상태에 있다. 그러므로 상기 유리 기판(101) 내부에 상기 유리 기판(101)의 표면에서부터 일정 깊이까지 응력 구배를 형성할 수 있다. 그러나 소자가 형성된 유리 기판 전체를 가열로 등에 집어넣고 상기 유리 기판 전체를 가열하는 고상 결정화법 등의 경우에는 상기 유리 기판 전체가 가열되어 팽창되기 때문에, 본 발명에서와 같이 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생길 수 없다.
상기 응력 구배가 형성되는 깊이는 상기 유리 기판(101)의 표면에서부터 10㎛ 이내인 것이 바람직하다. 상기 응력 구배가 상기 유리 기판(101)의 표면에서부터 10㎛ 이내까지 형성되는 것이 상기 유리 기판(101)의 기계적 강도 측면에서 바람직할 수 있다.
상기 도전층(103)에 전계가 인가되는 시간은 0.1 내지 300㎲인 것이 바람직하다. 0.1㎲보다 짧으면 상기 비정질 실리콘막(105)이 다결정 실리콘막으로 결정화되지 않을 수 있으며, 300㎲보다 길면 상기 유리 기판의 표면에서부터 10㎛ 이상의 깊이까지 응력 구배가 형성될 수 있으므로, 상기 유리 기판(101)의 기계적 강도 측면에서 300㎲ 이하의 시간 동안 상기 도전층(103)에 전계를 인가하는 것이 바람직하다.
다결정 실리콘막은 고온에서 전도성을 나타내는데, 상기 도전층(103)과 상기 비정질 실리콘막(105) 사이에 상기 절연층(104)을 개재한 상태에서 상기 도전층(103)에 전계를 인가하여 주울 가열을 발생시켜 상기 비정질 실리콘막(105)을 다결정 실리콘막으로 결정화하게 되면, 캐패시터 구조가 형성된다. 이때 발생한 전위차가 상기 절연층(104)의 절연 파괴 전압을 초과하게 되면 상기 절연층(104)을 통하여 전류가 흐르게 되며 아크가 발생할 수 있다. 이를 미연에 방지하기 위해서는 상기 비정질 실리콘막(105)을 형성하기 전에 상기 절연층(104)의 일부를 식각하여 상기 도전층(103)의 일정 영역을 노출시키고, 상기 노출된 도전층(103) 및 상기 절연층(104) 상에 상기 비정질 실리콘막(105)을 형성하여, 결정화동안 상기 비정질 실리콘막(105)과 상기 도전층(103)이 일정 영역에서 접하도록 형성하는 것이 바람직하다.
이어서 도 2를 참조하면, 상기 다결정 실리콘막을 패터닝하여 반도체층(106)을 형성한다.
이어서, 상기 반도체층(106) 상에 게이트 절연막(107)을 형성한다. 상기 게이트 절연막(107)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
계속해서, 상기 게이트 절연막(107) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(15)의 채널 영역와 대응되는 부분에 게이트 전극(108)을 형성한다.
이어서, 상기 게이트 전극(108)을 포함하는 기판 전면에 걸쳐 층간 절연막(109)을 형성한다. 여기서, 상기 층간 절연막(109)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서 도 3을 참조하면, 상기 층간 절연막(109) 및 상기 게이트 절연막(107)을 식각하여 상기 반도체층(106)의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀(110)을 형성한다.
이어서 상기 층간 절연막(109) 상에 상기 콘택홀(110)을 통하여 상기 반도체층(106)의 소오스/드레인 영역과 연결되는 소오스/드레인 전극(111, 112)을 형성한다.
도 4 내지 도 6은 본 발명의 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다.
도 4를 참조하면, 유리 기판(201) 위에 버퍼층(202)을 형성한다. 이어서 상기 버퍼층(41) 상에 비정질 실리콘막(203), 절연층(204), 및 도전층(205)을 차례로 형성한다.
이어서 상기 도전층(205)에 상기 비정질 실리콘막(203)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도(power density)의 에너지를 가진 전계를 0.1 내지 300㎲의 아주 짧은 시간 동안 인가하여, 상기 유리 기판(201) 내부에 상기 유리 기판(201)의 표면에서부터 일정 깊이까지 응력 구배를 형성하면서 상기 비정질 실리콘막(203)을 다결정 실리콘막으로 결정화한다. 이를 위해서 100000W/㎠ 이상의 에너지를 상기 도전층(205)에 인가하는 것이 바람직하다. 상기 응력 구배가 형성되는 깊이는 상기 유리 기판(201)의 표면에서부터 10㎛ 이내인 것이 바람직하다.
계속해서 도 5를 참조하면, 상기 절연층(204) 및 상기 도전층(205)을 제거하고, 상기 다결정 실리콘막을 패터닝하여 반도체층(206)으로 형성한다. 이어서, 상기 반도체층(206) 상에 게이트 절연막(207)을 형성하고, 상기 게이트 절연막(207) 상에 상기 반도체층(206)의 채널 영역과 대응되는 부분에 게이트 전극(208)을 형성한다. 이어서, 상기 게이트 전극(208)을 포함하는 기판 전면에 걸쳐 층간 절연막(209)을 형성한다.
계속해서 도 6을 참조하면, 상기 층간 절연막(209) 및 상기 게이트 절연막(207)을 식각하여 상기 반도체층(206)의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀(210)을 형성한다. 이어서 상기 콘택홀(210)을 통하여 상기 반도체층(206)의 소오스/드레인 영역과 연결되는 소오스/드레인 전극(211, 212)을 형성한다.
도 7 내지 도 10은 본 발명의 제 3 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 실시예에서 언급된 것을 참조한다.
도 7을 참조하면, 유리 기판(301) 위에 버퍼층(302)을 형성한다. 이어서 상기 버퍼층(302) 상에 비정질 실리콘막을 형성하고, 이를 패터닝하여 비정질 실리콘막 패턴(303)을 형성한다. 이어서 상기 비정질 실리콘막 패턴(303) 상에 게이트 절연막(304)를 형성한다. 이어서 상기 비정질 실리콘막 패턴(303)에서 반도체층의 소오스/드레인 영역으로 형성될 일정 영역을 노출시키도록 상기 게이트 절연막(304)의 일정 영역을 식각하여, 상기 게이트 절연막(304) 내에 제 1 콘택홀(305)을 형성한다.
계속해서 도 8을 참조하면, 상기 게이트 절연막(304)이 형성된 상기 유리 기판(301) 전면에 게이트 전극 물질(306)을 형성한다. 이어서 상기 게이트 전극 물질(306)에 상기 비정질 실리콘막 패턴(303)에 1300℃ 이상의 고열을 가할 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 아주 짧은 시간동안 인가하여, 상기 유리 기판(301) 내부에 상기 유리 기판(301)의 표면에서부터 일정 깊이까지 응력 구배를 형성하면서, 상기 비정질 실리콘막 패턴(303)을 다결정 실리콘막 패턴으로 결정화한다. 결정화된 다결정 실리콘막 패턴은 반도체층(도 9의 307)이 된다. 이를 위해서 100000W/㎠ 이상의 에너지를 상기 게이트 전극 물질(306)에 인가하는 것이 바람직하다. 상기 응력 구배가 형성되는 깊이는 상기 유리 기판(301)의 표면에서부터 10㎛ 이내인 것이 바람직하다.
이어서 도 9를 참조하면, 상기 게이트 전극 물질(306)를 패터닝하여, 반도체층(307)의 채널 영역으로 정의될 영역에 대응하여 위치하는 게이트 전극(308)을 형성한다.
본 실시예에서는 상기 게이트 전극(308)을 형성하기 위한 상기 게이트 전극 물질(306)을 주울 가열을 발생하기 위한 도전층으로 이용함으로써, 별도의 도전층을 형성하지 않아도 된다. 또한 후속하여 형성되는 소오스/드레인 전극과 상기 반도체층(307)을 연결하기 위한 상기 제 1 콘택홀(305)을 이용하여 상기 게이트 전극 물질(306)과 상기 비정질 실리콘층 패턴(303)이 결정화동안 접하게 함으로써, 아크 발생을 방지할 수 있다. 이때 상기 게이트 절연막(304)의 일정 영역을 식각하기 위하여 콘택홀 형성시 이용되는 마스크를 이용할 수 있으므로, 별도의 마스크를 도입함이 없이 상기 게이트 절연막(304)의 일정 영역을 식각하여 아크 발생을 방지할 수 있다.
계속해서 도 10을 참조하면, 상기 유리 기판(301) 전면에 층간 절연막(309)을 형성한다. 이어서 상기 층간 절연막(309)의 일정 영역을 식각하여 상기 제 1 콘택홀(305)에 의해 노출된 상기 반도체층(307)의 일정 영역을 노출시키는 제 2 콘택홀(310)을 형성한다. 이어서 상기 제 1 콘택홀(305) 및 상기 제 2 콘택홀(310)을 통하여 상기 반도체층(307)의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극(311, 312)을 형성한다.
이하, 실험예 및 비교예를 참조하여 본 발명을 상술하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
[실험예]
가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 유리 기판 상에 버퍼층으로 PECVD 법에 의해 두께 3000 Å의 SiO2 층을 형성하였다. 상기 버퍼층 상에 도전층으로 스퍼터링법에 의해 두께 1000Å의 몰리브덴층을 증착한 후, 절연층으로 PECVD 법에 의해 두께 1000Å의 SiO2 층을 증착하였다. 상기 절연층 상에 PECVD 법에 의해 두께 500Å의 비정질 실리콘막을 증착하였다. 이어서 제조된 시편의 몰리브덴층에 200000W/㎠의 에너지를 15㎲ 동안 인가하여 주울 가열로부터 발생한 열을 이용하여 상기 비정질 실리콘막을 주울 가열 다결정 실리콘막으로 결정화하였다. 이때, 상기 몰리브덴층에 가해지는 순간 온도는 1300℃ 정도로 상승한 것으로 측정되었다.
[비교예]
가로 × 세로 × 두께가 2 ㎝ × 2 ㎝ × 0.7 ㎜인 유리 기판 상에 절연층으로 PECVD 법에 의해 두께 3000 Å의 SiO2 층을 형성하였다. 상기 절연층 상에 PECVD 법에 의해 두께 500 Å의 비정질 실리콘막을 증착하였다. 상기 비정질 실리콘막이 형성된 기판을 관상로에서 750℃ 의 온도에서 1 시간 동안 열처리함으로써, 상기 비정질 실리콘막을 고상 결정화법에 의해 다결정 실리콘막으로 결정화하였다.
도 11 및 도 12는 상기 실험예 및 비교예에 따라 결정화된 다결정 실리콘막의 TEM(Transmission Electron Microscope) 사진이다. 도 11는 상기 실험예에 따라 결정화된 다결정 실리콘막의 TEM 사진이며, 도 12는 상기 비교예에 따라 결정화된 다결정 실리콘막의 TEM 사진이다.
도 12를 참조하면, 상기 비교예에 따라 제조된 다결정 실리콘막의 경우, 결정립(a, b)의 크기가 1000Å, 2000Å 정도로 작음에도 불구하고, 상기 결정립(a, b) 내부에 쌍정(c) 및 점결함(d)이 다수 발견됨을 확인할 수 있다. 이에 반하여, 도 11를 참조하면, 상기 실험예에 따라 제조된 다결정 실리콘막의 경우, 결정립(e)의 크기가 7000Å 정도로 상기 비교예에 비하여 3배 이상 크며, 또한 상기 결정립(e) 내부에 결함이 거의 없음을 확인할 수 있다. 따라서 상기 실험예에 따라 제조된 다결정 실리콘막의 경우 결정성이 현저히 향상되었음을 확인할 수 있다.
도 13은 상기 실험예에 사용된 소자를 절단한 후의 절단면에 대한 SEM(Scanning Electron Microscope) 사진이다.
도 13에서 (a) 영역은 상기 유리 기판의 상부 표면에서 깊이 10㎛ 정도 이격된 이후의 영역이다. (b) 영역은 상기 유리 기판의 상부 표면에서 깊이 10㎛ 이내의 영역이며, (c) 영역은 버퍼층이 위치하는 영역이며, (d) 영역은 몰리브덴층이 위치하는 영역이며, (e) 영역은 절연층과 다결정 실리콘막이 위치하는 영역이다. 상기 (e) 영역에서는 SiO2 로 형성된 절연층과 상기 다결정 실리콘막의 경계가 명확히 드러나지 않았다.
도 13의 (b) 영역을 참조하면, 상기 실험예에 사용된 상기 유리 기판을 절단하면, 상기 유리 기판의 표면에서부터 10㎛ 깊이까지 실금들(f)이 형성됨을 확인할 수 있다. 상기 결과에 의하면 상기 유리 기판 내에서 상기 유리 기판의 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 것을 알 수 있다.
따라서 비정질 실리콘막 하부에 위치하는 유리 기판 내부에 상기 유리 기판의 표면에서부터 일정 깊이까지 응력 구배가 생기도록 주울 가열을 가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화함으로써, 결정성이 향상된 다결정 실리콘막을 포함하는 박막트랜지스터를 형성할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims (18)

  1. 상부 표면에서부터 일정 깊이까지 응력 구배가 형성된 유리 기판;
    상기 유리 기판 상에 위치하며, 주울 가열에 의해 결정화된 다결정 실리콘막으로 이루어진 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결된 소오스 및 드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 응력 구배는 상기 유리 기판의 상부 표면에서부터 10㎛ 깊이까지 형성된 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 유리 기판을 절단하면, 절단면이 물결 모양의 굴곡면인 것을 특징으로 하는 박막트랜지스터.
  4. 제 3 항에 있어서,
    상기 절단면에 상기 유리 기판의 상부 표면에서부터 일정 깊이까지 실금이 형성된 것을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 유리 기판과 상기 반도체층 사이에 버퍼층을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  6. 제 5 항에 있어서,
    상기 버퍼층과 상기 반도체층 사이에 위치하며, 상기 버퍼층 상에 위치하는 도전층 및 상기 도전층 상에 위치하는 절연층을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서,
    상기 도전층은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)을 포함하는 것을 특징으로 하는 박막트랜지스터.
  8. 유리 기판을 제공하고,
    상기 유리 기판 상에 비정질 실리콘막을 형성하고,
    상기 비정질 실리콘막 상에 절연층 및 도전층을 차례로 형성하고,
    상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고,
    상기 절연층 및 상기 도전층을 제거하고,
    상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 유리 기판을 제공하고,
    상기 유리 기판 상에 도전층 및 절연층을 차례로 형성하고,
    상기 절연층 상에 비정질 실리콘층을 형성하고,
    상기 도전층에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하고,
    상기 다결정 실리콘막을 패터닝하여 반도체층을 형성하고,
    상기 반도체층 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 층간 절연막을 형성하고,
    상기 층간 절연막 상에 상기 반도체층의 소오스/드레인 영역과 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 도전층을 형성하기 전에 상기 절연층의 일정 영역을 식각하여 상기 비정질 실리콘막의 일정 영역을 노출시키고, 상기 노출된 비정질 실리콘막 및 상기 절연층 상에 상기 도전층을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 9 항에 있어서,
    상기 비정질 실리콘막을 형성하기 전에 상기 절연층의 일정 영역을 식각하여 상기 도전층의 일정 영역을 노출시키고, 상기 노출된 도전층 및 상기 절연층 상에 상기 비정질 실리콘막을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 8 항에 있어서,
    상기 유리 기판과 상기 비정질 실리콘막 사이에 버퍼층을 더욱 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 9 항에 있어서,
    상기 유리 기판과 상기 도전층 사이에 버퍼층을 더욱 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 유리 기판 내에 상기 유리 기판의 표면에서부터 10㎛ 이내의 깊이까지 응력 구배가 형성되도록 상기 도전층에 전계를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 8 항 또는 제 9 항에 있어서,
    상기 도전층은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 유리 기판을 제공하고,
    상기 유리 기판 상에 비정질 실리콘막 패턴을 형성하고,
    상기 비정질 실리콘막 패턴 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막의 일정 영역을 식각하여 상기 비정질 실리콘막 패턴의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고,
    상기 게이트 절연막 상에 게이트 전극 물질을 형성하고,
    상기 게이트 전극 물질에 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 가진 전계를 0.1 내지 300㎲의 시간 동안 인가하여, 상기 비정질 실리콘막 패턴을 다결정 실리콘막으로 결정화하여 반도체층을 형성하고,
    상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고,
    상기 게이트 전극이 형성된 상기 유리 기판 전면에 층간 절연막을 형성하고,
    상기 층간 절연막의 일정 영역을 식각하여 상기 제 1 콘택홀에 의해 노출된 상기 반도체층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고,
    상기 층간 절연막 상에 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 유리 기판 내에 상기 유리 기판의 표면에서부터 10㎛ 이내의 깊이까지 응력 구배가 형성되도록 상기 도전층에 전계를 인가하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  18. 제 16 항에 있어서,
    상기 게이트 전극 물질은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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