KR20040102350A - 실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정실리콘 박막 - Google Patents

실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정실리콘 박막 Download PDF

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Abstract

본 발명은, 절연층과 실리콘 박막이 순차적으로 형성되어 있는 기판에 있어서, 공정 중에 상기 기판이 변형되지 않는 온도범위에서 상기 실리콘 박막을 가열(예열)하여 그것의 내부에 진성 캐리어를 생성함으로써 주울 가열이 가능한 저항값으로 낮춘 후, 상기 예열처리된 실리콘 박막에 전계를 인가하여 상기 캐리어의 이동에 의한 주울 가열을 행하는 것을 포함하는 것으로 구성되어 있는 실리콘 박막의 어닐링 방법을 제공한다. 본 발명에 따르면, 예열처리 조건에 따라 비정질 실리콘 박막, 비정질/다결정 실리콘 혼합상 박막, 또는 다결정 실리콘 박막에만 선택적인 주울 가열을 유발하여, 기판이 손상되지 않으면서 매우 짧은 시간 내에 결정화, 결정격자 결함 치유 그리고 결정 성장을 행하여 양질의 다결정 실리콘 박막을 제조할 수 있으며, 저렴한 장비를 이용하여 간단한 공정에 의해 다량의 대면적의 기판을 처리할 수 있다.

Description

실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정 실리콘 박막 {Method for Annealing Silicon Thin Films and Polycrystalline Silicon Thin Films Prepared Therefrom}
본 발명은 실리콘 박막의 어닐링 방법 및 그로부터 제조된 다결정 실리콘 박막에 관한 것으로, 더욱 상세하게는, 절연층과 실리콘 박막이 순차적으로 형성되어 있는 기판에 있어서, 공정 중에 상기 기판이 변형되지 않는 온도범위에서 상기 실리콘 박막을 가열(예열)하여 그것의 내부에 진성 캐리어를 생성함으로써 주울 가열이 가능한 저항값으로 낮춘 후, 상기 예열처리된 실리콘 박막에 전계를 인가하여 상기 캐리어의 이동에 의한 주울 가열을 유도함으로써, 결정화, 결정격자 결함 치유 및 결정 성장을 행하는 것을 포함하는 것으로 구성되어 있는 실리콘 박막의 어닐링 방법과, 그러한 방법으로 제조된 양질의 다결정 실리콘 박막을 제공하는 것이다.
일반적으로 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다. 반면에, 다결정 실리콘(Poly-Si) 박막 소자는, 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던, 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서, 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는, 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 특징이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
이러한 다결정 실리콘 TFT를 제조하는 방법으로는 고온 조건에서 제조하는 방법과 저온 조건에서 제조하는 기술이 있는데, 고온 조건에서 형성하기 위해서는 기판으로 석영 등의 고가의 재질을 사용하여야 하므로 대면적화에 적당하지 않다. 따라서, 저온 조건에서 비정질 실리콘 박막을 다결정 실리콘으로 대량으로 제조하는 방법에 대한 연구가 활발히 진행되고 있다.
이러한 저온의 다결정 실리콘을 형성하는 방법으로는 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced LateralCrystallization)법, 엑시머 레이저 결정화(ELC: Excimer Laser Crystallization) 법 등이 있다.
SPC 법은 저가의 장비를 사용하여 균일한 결정질을 얻을 수는 있으나, 높은 결정화 온도와 장시간을 요구하기 때문에, 유리기판과 같이 열변형 온도가 상대적으로 낮은 기판을 사용할 수 없고 생산성이 낮다는 단점을 가지고 있다. SPC 법에 의한 경우, 통상적으로 600 ~ 700℃의 온도에서 약 1 ~ 24 시간 동안 비정질 실리콘 박막에 어닐링 작업을 실시해야 결정화가 가능하다. 또한, SPC 법에 의해 제조된 다결정 실리콘의 경우에는, 비정질상으로부터 결정상으로의 고상 상변태시 쌍정 성장(twin-growth)을 동반하므로, 형성된 결정립 내에 매우 많은 결정격자 결함들을 함유하고 있다. 이러한 인자들은 제조된 다결정 실리콘 TFT의 전자 및 홀의 이동도(mobility)를 감소시키고 문턱 전압(threshold voltage)을 상승시키는 요인으로 작용한다.
MIC 법은 비정질 실리콘이 특정 금속과 접촉함으로써 그것의 결정화가 SPC 법에 의한 결정화 온도보다 훨씬 낮은 온도에서 이루어지는 장점을 가지고 있다. MIC 법을 가능하게 하는 금속으로는, Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn 등이 있으며, 이들 금속들은 비정질 실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)을 형성하여 저온 결정화를 촉진시킨다. 그러나, MIC 법을 다결정 실리콘 TFT 제작의 실제 공정에 적용시킬 경우 채널(channel)내에 금속의 심각한 오염 문제를 야기시킨다.
MILC 법은 MIC 법의 응용기술로서, 채널 위에 금속을 증착하는 대신 게이트전극을 형성한 후, 자기 정렬된 구조에서 소스 및 드레인 위에 금속을 얇게 증착하여 금속유도결정화(metal induced crystallization)를 유발한 후, 채널 쪽으로 측면 결정화를 유도하는 기술이다. MILC 법에 가장 많이 사용되는 금속으로는 Ni 및 Pd 등을 들 수 있다. MILC 법으로 제조된 다결정 실리콘은 SPC 법에 비하여 우수한 결정성 및 높은 전계 효과 이동도(field effect mobility)를 보임에도 불구하고, 높은 누설 전류 특성을 보인다고 알려져 있다. 즉, 금속 오염 문제를 MIC 법에 비하여 감소하기는 하였으나, 아직도 완전히 해결하지 못한 실정이다. 한편, MILC 법을 개량한 방법으로 전계유도방향성 결정화법(FALC: Field Aided Lateral Crystallization)이 있다. MILC 법에 비하여 FALC 법은 결정화 속도가 빠르며 결정화 방향의 이방성을 보이지만, 이 역시 금속의 오염 문제를 완전히 해결하지는 못하고 있다.
이상의 MIC 법, MILC 법, FALC 법 등의 결정화 방법은 SPC 법에 비하여 결정화 온도를 낮추었다는 점에서는 효과적이나, 모두 금속에 의하여 결정화가 유도되는 공통점을 가지고 있다. 따라서, 금속의 오염 문제라는 점에서 자유롭지 못한다. 확인 결과, 금속으로서 Cu를 사용하는 경우, 채널 중간 지점에서 측정한 금속 오염도는 MIC 법의 경우 2.1%, MILC 법의 경우 0.3%, 그리고 FALC 법의 경우 0.11%를 보여 주었다.
한편, 최근 개발된 ELC 법은 금속의 오염 문제를 해결하면서 유리기판 위에 저온 공정으로 다결정 실리콘 박막을 제조하는 것을 가능하게 한다. LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced ChemicalVapor Deposition)법으로 증착된 비정질 실리콘 박막은 엑시머 레이저의 파장인 자외선 영역(λ= 308 ㎚)에 대한 흡수 계수가 매우 크기 때문에, 적정한 에너지 밀도에서 쉽게 비정질 실리콘 박막의 용융이 일어나게 된다. 비정질 실리콘 박막을 엑시머 레이저에 의해 결정화시키는 경우, 용융 및 응고의 과정을 매우 짧은 시간 내에 동반하게 된다. 이러한 관점에서 볼 때, ELC 법은 엄밀한 의미에서 저온 공정은 아니다. 그러나, ELC 공정은 엑시머 레이저에 의해 크게 영향을 받은 국부적인 용융 영역에서 매우 빠르게 진행되어지는 용융 및 응고에 의해 결정화되는 과정을 거치므로, 기판을 손상시키지 않으면서 극히 짧은 시간(수십 nano-sec 단위)에 다결정 실리콘을 제조할 수 있다. 즉, 유리기판/절연층/비정질 실리콘 박막으로 이루어진 모재의 비정질 실리콘 상에 레이저가 극히 짧은 시간에 조사되면, 비정질 실리콘 박막만이 선택적으로 가열되어, 하층에 위치한 유리기판의 손상없이 결정화가 이루어진다. 또한, 액상에서 고상으로의 상변태시 생성되는 다결정 실리콘의 경우, 고상 결정화를 통해 생성되는 다결정 실리콘의 경우보다, 열역학적으로 안정된 결정립 구조를 보이고 결정립 내의 결정 결함이 현저히 감소될 수 있는 장점이 있으므로, ELC 법으로 제조된 다결정 실리콘은 다른 여타의 결정화법들의 결과물보다 우수하다.
그럼에도 불구하고, ELC 법은 몇가지 중대한 단점들을 가지고 있다. 예를 들어, 레이저 빔 자체의 조사량이 불균일하다는 레이저 시스템 상의 문제점과, 조대한 결정립을 얻기 위한 레이저 에너지 밀도의 공정 영역이 극히 제한되어 있다는 레이저 공정상의 문제점, 그리고 대면적에 shot 자국이 남는다는 문제점을 가지고있다. 이들 두 요소들은 다결정 실리콘 TFT의 액티브 레이어(active layer)를 구성하는 다결정 실리콘 박막의 결정립 크기의 불균일성을 야기시킨다. 또한, 액상에서 고상으로의 상변태를 동반하며 생성되는 다결정 실리콘의 경우 부피 팽창이 수반되므로, 결정립계가 만들어지는 지점으로부터 표면쪽으로 심한 돌출(protrusion) 현상이 일어난다. 이러한 현상은 후 공정인 게이트 절연층에도 직접적인 영향을 미치게 되는데, 다결정 실리콘/게이트 절연층 계면의 불균일한 평탄도에 의한 핫 캐리어 응력(hot carrier stress) 등의 소자 신뢰성에 심각한 영향을 미치고 있다.
최근에는, 상기 설명한 ELC 법의 불안정성을 해결하기 위하여 SLS(Sequential Lateral Solidification) 법이 개발되어 레이저 에너지 밀도의 공정 영역을 안정화하는데 성공하였지만, 여전히 shot 자국 및 표면 쪽으로 돌출(protrusion) 현상을 해결하지 못하였으며, 또한 평판 디스플레이 산업이 급속히 발전하고 있는 현재의 추세로 비추어 볼 때, 조만간 양산화가 필요하게 될 1 m x 1 m 크기 이상인 기판의 결정화 공정에 레이저를 이용하는 기술은 여전히 문제점을 가지고 있다. 더욱이, ELC 법과 SLS 법의 실행을 위한 장비는 매우 고가이므로, 초기 투자비와 유지비가 많이 소요된다는 문제점도 가지고 있다.
따라서, 레이저 결정화법의 장점들, 즉, 매우 짧은 시간 내에 공정이 이루어지기 때문에 하부의 기판에 손상을 주지 않는다는 점과 고온 상변태에 의해 크고결함이 거의 없는 매우 양질의 결정립을 생성할 수 있다는 점을 가지면서, 그러한 레이저 결정화법의 단점들, 즉, 국부적인 공정에 따른 조사량 불균일성 및 공정상의 제한 등과 고가 장비를 사용해야 하는 문제점들을 해결할 수 있는 비정질 실리콘 박막의 결정화 방법에 대한 필요성이 대두되고 있다. 특히, 최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 능동형 유기-EL(Active Matrix Organic Light Emitting Diode)의 경우, TFT-LCD가 전압 구동인데 반하여, 전류 구동 방식이기 때문에 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이다. 그러므로 레이저를 사용하는 ELC 방법 또는 SLS 방법에 의한 저온 결정화 방법이 한계에 부딪치고 있는 것이 평판 디스플레이 산업체들이 안고 있는 현실이다. 이러한 사실을 고려할 때, Non-Laser 방식에 의한 저온 결정화에 의하여 양질의 다결정 실리콘 박막을 제조하는 신기술에 대한 필요성이 매우 높은 실정이다.
본 발명은 이러한 종래 기술의 문제점과 당업계에 요청되어온 기술적 과제를 일거에 해결하는 것을 목적으로 한다.
구체적으로, 본 발명의 목적은, 절연층과 비정질 실리콘 박막이 순차적으로 형성되어 있는 기판에 있어서, 공정 중에 상기 기판이 변형되지 않는 온도범위에서 비정질 실리콘 박막을 가열하여 그것의 내부에 진성 캐리어를 생성하고, 바람직하게는, 그와 동시에 고상 결정화를 일부 또는 전부 진행시켜, 전기 저항값을 낮춘 후, 전계를 인가하여 열적으로 생성된 캐리어를 이동시킴으로써, 비정질 실리콘 박막, 비정질/다결정 실리콘 혼합상 박막, 또는 다결정 실리콘 박막에만 선택적인 주울 가열을 유발하여, 기판이 손상되지 않으면서 매우 짧은 시간 내에 결정화, 격자결함 치유 그리고 결정 성장을 행하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 이러한 결정화 방법에 의해 얻어진 양질의 다결정 실리콘 박막을 제공하는 것이다.
도 1은 비정질 실리콘 박막의 가열 시간에 따른 전기 저항값의 변화를 나타낸 그래프이다;
도 2는, 본 발명의 하나의 실시예에 따른, 다결정 실리콘 박막의 제조를 위한 시편의 제작 및 예열 과정을 나타낸 모식도이다;
도 3은, 본 발명의 하나의 실시예에 따른, 다결정 실리콘 박막의 제조를 위한 도핑된 시편의 제작 및 예열 과정을 나타낸 모식도이다;
도 4는, 본 발명의 또다른 실시예에 따른, 도펀트의 활성화를 위한 시편의 제작 및 예열 과정을 나타낸 모식도이다;
도 5a ∼ 5c는, 본 발명의 실시예들에 따른, 전계 인가 방식들을 나타낸 모식도이다;
도 6은 본 발명의 하나의 실시예에 따른 어닐링에 의해 비정질 실리콘 박막을 결정화한 시편의 TEM 사진이다;
도 7a ∼ 7c는 종래기술인 SPC 법, MILC 법 및 ELC 법에 의해 비정질 실리콘 박막을 결정화한 시편들의 각각의 TEM 사진들이다;
도 8은 열확산 방정식으로부터 구한 유리기판에서의 두께 방향의 열 분포 계산 결과이다.
도 9는 본 발명에 따른 실시예 1에서 실리콘 박막에 인가된 시간에 따르는 전압 및 전류의 변화를 나타낸 그래프이다;
도 10a ∼ 10d는 도 9의 그래프의 1-shot에서 실리콘 박막에 인가된 시간에 따른 전압, 전류, 저항 및 단위시간당 에너지양의 변화를 각각 나타낸 그래프들이다;
도 11은 실시예 1에서 제조된 다결정 실리콘 박막의 AFM(atomic force microscopy) 사진이다;
도 12a 및 12b는 비교예 2에서 ELC 법에 의해 제조된 다결정 실리콘 막의 SEM 사진과 AFM 사진이다.
도면의 주요 부호에 대한 설명
10: 기판
20: 절연층
30: 비정질 실리콘 박막
32: 예열처리된 실리콘 박막
40: 전극
50: 도핑 비정질 실리콘 박막
52: 예열처리된 도핑 실리콘 박막
60: 다결정 실리콘 박막
70: 도핑 다결정 실리콘 박막
72: 예열처리된 도핑 실리콘 박막
이러한 목적을 달성하기 위한 본 발명에 따른 실리콘 박막의 어닐링 방법은, 절연층과 실리콘 박막이 순차적으로 형성되어 있는 기판에 있어서, 공정 중에 상기 기판이 변형되지 않는 온도범위에서 상기 실리콘 박막을 가열(예열)하여 그것의 내부에 진성 캐리어를 생성함으로써 주울 가열이 가능한 저항값으로 낮춘 후, 상기 예열된 실리콘 박막에 전계를 인가하여 상기 캐리어의 이동에 의한 주울 가열을 행하는 것을 포함하는 것으로 구성되어 있다.
상기 실리콘 박막은 결정화를 위한 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막, 다결정 실리콘 박막이거나 또는 도펀트의 활성화를 위한 도핑된 다결정 실리콘 박막일 수 있다.
본 발명의 방법에 따라 비정질 실리콘 박막을 예열처리하는 경우, 상기 진성 캐리어가 생성될 뿐만 아니라, 예열 온도 및 시간에 따라, 비정질 실리콘 박막의 고상 결정화가 일부 또는 전부 진행될 수 있다. 따라서, 전계 인가 전의 단계에서, 비정질 실리콘 박막은 예열처리된 상태의 비정질 실리콘 단일상, 비정질/다결정 실리콘 혼합상, 또는 다결정 실리콘 단일상으로 존재할 수 있으며, 전계의 인가에 의해 이러한 실리콘 박막에 선택적인 주울 가열이 유발되어, 기판의 손상없이매우 짧은 시간내에 결정화, 결정격자 결함치유 및 결정성장이 이루어지게 된다.
비정질 실리콘은 상온에서 높은 저항 값을 가지므로 본질적으로 전계의 인가에 의한 주울 가열이 불가능하다. 그러나, 본 발명의 방법에 따라 비정질 실리콘 박막을 일정한 범위의 온도로 가열하면, 도 1에서 보는 바와 같이, 가열 초기에 박막 내부에 진성 캐리어가 생성되어, 박막의 전기 저항값이 낮아지게 된다.
가열 시간이 증가함에 따라, 제 1 임계시간(t1)에 도달하게 되면, 박막의 전기 저항값이 특정 값(R1)에 도달하여 포화된다. 즉, 해당 온도에서의 진성 캐리어의 농도가 열적 평형값에 도달한다. 그 후 가열 시간이 증가하여도, 박막의 전기 저항값은 거의 변화하지 않는다. 가열 시간이 더욱 증가하여 제 2 임계시간(t2)에 도달하게 되면, 박막의 전기 저항값이 다시 낮아지기 시작한다. 즉, 비정질 실리콘 박막의 고상 결정화가 진행되어, 다결정 실리콘으로 상변태하기 시작한다. 그 이후에는 시간의 증가와 함께 박막의 저항이 서서히 연속적으로 감소하게 된다. 따라서, 제 1 임계시간(t1)은 비정질 실리콘의 진성 캐리어의 농도가 열적 평형 농도를 유지하기 시작하는 시간을 의미하고, 제 2 임계시간(t2)은 비정질 실리콘에서 다결정 실리콘으로의 고상 상변태 시의 핵생성을 위한 잠복기를 의미한다. 그러므로, 예열의 온도와 더불어 예열 시간의 정도에 따라, 비정질 실리콘 박막은 비정질 실리콘 박막, 비정질/다결정 혼합상의 박막, 또는 다결정 실리콘 박막으로 변화하게 된다. 바람직하게는, 비정질 실리콘 박막의 예열 시간을 제 2 임계시간(t2) 이상으로 지속하여, 진성 캐리어의 생성뿐만 아니라 적어도 일부의 결정화에 의해 실리콘 박막의 전자 이동도(mobility)를 증가시켜, 실리콘 박막의 전기 저항값을 더욱 낮춘다. 다만, 예열 과정에서의 결정화로 이루어진 다결정 실리콘은 쌍정 등과 같은 많은 결정격자 결함을 가지고 있다.
이와 같이 저항값이 낮아진 비정질 실리콘 박막, 비정질/다결정 혼합상의 박막 또는 다결정 실리콘 박막에 전계를 인가하면 주울 가열이 행해질 수 있다. 상대적으로 짧은 시간 동안 적정 조건에서 주울 가열을 행하면, 실리콘 박막의 온도는 순간적으로 올라가 고상에서 고상으로의 상변태나, 또는 조건에 따라 액상에서 고상으로의 상변태가 일어나면서, 결정화가 일어나게 된다. 동시에, 예열 시간 동안에 만들어진 다결정 실리콘내의 쌍정 등과 같은 결정격자 결함이 치유되며 결정 성장이 동반된다.
이러한 결과는, 매우 높은 온도에서 매우 짧은 시간 동안에 공정이 완료된다는 점에서, 양질의 다결정 실리콘 박막을 제조할 수 있는 레이저 결정화법인 ELC 법과 SLS 법에서의 결정화 과정과 매우 유사한 면이 있다. 그러나, 전계 인가에 의한 선택적인 주울 가열에 의해, 레이저 결정법과 유사한 결정화 과정을 거쳐, 비정질 실리콘 박막 및 비정질/다결정 실리콘 박막을 기판 전체에 걸쳐서 결정화시키는 방법과, 다결정 실리콘 박막의 결정격자 결함 회복 및 결정 성장을 기판 전체에 걸쳐서 행하는 열처리 방법은, 이제껏 보고된 바가 없는 전혀 새로운 방법이다.
본 발명의 방법에 따라 도핑된 실리콘 박막을 열처리하는 경우, 상기 실리콘 박막은 도핑된 비정질 실리콘 박막, 도핑된 비정질/다결정 혼합상 실리콘 박막 또는 도핑된 다결정 실리콘 박막일 수 있다. 그러한 도핑된 실리콘 박막을 예열하는 경우에는, 상기 진성 캐리어 뿐만 아니라 도펀트로 인한 외인성 캐리어도 생성된다. 따라서, 이 경우에 전계의 인가는 이들 두 종류의 캐리어의 이동에 의한 주울 가열을 유발한다.
본 발명은 또한 상기 어닐링 방법에 의해 결정화된 양질의 다결정 실리콘 박막 또는 도펀트가 활성화된 다결정 실리콘 박막을 제공한다. 레이저 결정화법이 국부적인 결정화 공정을 행함으로써 앞서 설명한 바와 같은 문제점을 야기시킴에 반하여, 본 발명의 방법은 전계가 인가된 박막 전체에 걸쳐 일시에 행해지므로 결정화 및 활성화 속도가 빠르며, 양질의 다결정 실리콘 박막을 제공하게 된다.
본 발명의 어닐링 방법과 그로부터 얻어진 다결정 실리콘 박막은 종래의 기술과 비교하여 다음과 같은 특징 내지 장점을 가지고 있다.
첫째, 결정화 방법의 실행을 위한 공정이 매우 간단하고 경제성이 높다. 최신 기술의 하나인 ELC 법은 라인-빔을 중첩하여 스캐닝하고 있으며, SLS 법은 패터닝된 마스크를 통하여 레이저를 조사한 후 매우 짧은 거리를 정밀하게 이동하는 방식을 취하고 있으므로 기판 전체를 결정화하는데 소요되는 시간이 매우 느리지만, 본 발명의 방법은 기판의 열변형없이 매우 짧은 시간에 비정질 실리콘 박막, 비정질/다결정 혼합상의 박막, 또는 다결정 실리콘 박막을 기판 전체에 걸쳐 결정화 및 결함 치유를 행하는 것이 가능하다. 더욱이, ELC 법 등은 레이저를 조사하기 위한전단계로서, 비정질 실리콘 박막으로부터 수소를 제거하기 위하여 추가적인 탈수소 어닐링 공정을 필요로 하므로, 본 발명의 방법에 비해 매우 복잡하다. 한편, MIC 법이나 MILC 법 등 종래의 기술에서는 결정화를 촉진하기 위하여 촉매 금속 박막을 증착하여야 하지만, 본 발명의 방법은 결정화를 위한 촉매 금속 증착 공정이 필요치 않으므로, 종래의 결정화법에 비해 공정이 매우 간단할 뿐만 아니라, 금속 오염도가 전혀 없다는 장점도 가진다.
둘째, 공정의 실행을 위한 장비가 저렴하고 이미 확립된 기술을 이용할 수 있다. 우수한 결정화 효과를 제공하는 ELC 법 등은 레이저 장치를 포함한 관련 장비들이 매우 고가이지만, 본 발명에 필요한 예열 열처리로나 RTA 등은 상대적으로 저렴할 뿐만 아니라, 그 기술이 반도체 및 평판 디스플레이 산업 현장에서 이미 확립되어 있기 때문에, 종래 기술을 그대로 이용하거나 약간의 개량을 통해 사용하는 것이 가능하다. 본 발명의 방법에 의해 균일한 다결정 실리콘 박막을 얻기 위해서는, 실리콘 박막의 저항값을 균일하게 유지하고 전계를 인가하는 안정된 전원장치와 시간조정장치 등이 필요할 수 있는데, 실리콘 박막의 균일한 저항값은 박막 두께와 기판 온도의 균일도에 크게 영향을 받을 수 있지만, 균일한 두께의 비정질 실리콘 박막을 형성하는 기술은 PECVD 법, LPCVD 법 등에 의해서 이미 완성되어 있고, 열처리로의 경우도 이미 산업 현장에서 온도 균일성이 확립된 공정이므로, 쉽게 달성될 수 있다.
셋째, 대면적 기판에서 양질의 다결정 실리콘 박막을 대량 생산하는데 적합하다. 본 발명에 따르면 기판 전체에 걸쳐 결정화가 급속히 진행되므로 대면적 기판의 처리에 매우 유리하고, 얻어지는 다결정 실리콘 박막은 양질의 결정화물을 표면 돌출 현상 없이 제공할 수 있다.
넷째, 저온 도펀트 활성화 공정에도 사용될 수 있다. 본 발명의 전계 인가에 의한 선택적인 주울 가열 현상은 결정화뿐만 아니라 TFT 구조의 소오스/드레인 전극 부위의 이온 주입된 도펀트를 저온에서 활성화 열처리에도 효과적으로 응용될 가능성이 있다.
다섯째, 다양한 응용 분야에 사용될 수 있다. 본 발명의 결정화 방법은 650℃ 이하의 저온 공정뿐만 아니라 650℃ 이상의 가열이 필요한 고온 공정에도 사용될 수 있다. 또한, 액정 디스플레이 장치에 사용되는 TFT 소자, 유기 EL TFT 소자, 태양전지 등에도 사용될 수 있으며, 선택적인 주울 가열이 필요한 어떠한 제품에도 사용될 수 있다.
이하, 도면 등을 참조하여 본 발명의 예시적인 내용들을 구체적으로 설명하지만, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
도 2는 본 발명의 하나의 실시예에 따라 다결정 실리콘 박막을 제조하기 위한 시편의 제작과 예열의 과정을 모식적으로 보여주고 있다.
단계(a)에 도시되어 있는 바와 같이, 기판(10) 상에 절연층(20)을 형성한다. 기판(10)의 소재는 특별히 제한되는 것은 아니고, 예를 들어, 유리, 석영, 플라스틱 등의 투명기판 소재가 가능하며, 경제적인 측면에서 유리가 더욱 바람직하다. 그러나, 평판 디스플레이 분야의 최근 연구 경향을 살펴보면, 내충격성과 생산공정성 등이 우수한 플라스틱 소재의 기판 등에 대한 많은 연구들이 진행되고 있으며, 본 발명의 방법은 이러한 플라스틱 소재의 기판에도 그대로 적용될 수 있다. 절연층(20)은 추후 공정에서 생성될 수 있는 기판(10) 내부의 일부 물질, 예를 들어, 유리기판의 경우 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화물(SiO2)을 증착하여 형성하는데, 두께는 통상 3000 ∼ 5000 Å 정도인 것이 바람직하지만, 그것으로 한정되는 것은 아니다. 향후 기술의 발달에 따라서는, 비정질 실리콘 박막이 절연층(20) 없이 기판 상에 직접 형성될 수도 있으며, 본 발명의 방법이 그러한 구조에 적용되지 못할 이유가 특별히 없고, 그러한 경우에 본 발명의 범주는 그러한 구조를 포함하는 것으로 해석되어야 한다.
그런 다음, 단계(b)에서, 절연층(20) 상부에 비정질 실리콘(a-Si) 박막(30)을 형성한다. 비정질 실리콘 박막(30)을 형성하는 방법으로는 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법을 사용할 수 있으며, 바람직하게는 PECVD 법을 사용한다. 추후 주울 가열시 균일한 결정화를 위하여 비정질 실리콘 박막(30)의 두께를 균일하게 유지하도록 하는 것이 필요하며, 그것의 두께는 통상 300 ∼ 1000 Å인 것이 바람직하지만 그것으로 한정되는 것은 아니다.
계속하여, 단계(c)에서, 그렇게 형성된 비정질 실리콘 박막(30) 위에 전극(40)을 형성한다. 전극(40)에 사용될 수 있는 전도체의 종류는 특별히 제한되는 것은 아니며, 금속 및 금속 합금 이외에 투명전극(예를 들어, Indium TinOxide, 또는 Indium Zinc Oxide), 니켈 옥사이드 등 저항이 낮은 물질 등을 들 수 있다. 전극(40)은 비정질 실리콘 박막(30)에 전계를 인가하기 위한 것이므로, 이후 설명하는 도 5b에서와 같이 전극(40)을 별도로 형성하지 않고 직접 비정질 실리콘 박막(30)에 전계를 인가할 수도 있다.
계속하여, 단계(d)에서, 그렇게 형성된 비정질 실리콘 박막(30)을 공정 중에 기판(10)이 손상되지 않는 온도범위에서 예열하게 된다. 상기 "공정 중에 기판이 손상되지 않는 온도범위"란, 본 단계에서의 예열 공정과 다음 단계의 전계 인가 공정 등 공정 전반에 걸쳐 기판(10)이 손상되지 않는 온도범위를 의미한다. 일반적으로 그러한 온도범위는 기판(10)의 열변형 온도보다 낮은 범위를 의미하지만, 실리콘 박막(30)의 공정 중 온도가 기판(10)의 열변형 온도보다 높음에도 불구하고 매우 빠르게 진행되는 공정의 특성으로 인해, 실제 기판(10)으로 전달되는 열량이 열변형을 유발할 정도로 크지 않을 수도 있으므로, 상기 온도범위의 정의는 이러한 경우도 포함된다. 이렇게 예열하게 되면 진성 캐리어가 발생하여 저항이 낮아지게 되어 주울 가열을 수행할 수 있는 시편이 된다.
예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, ⅰ) 일반 열처리로에 투입한 후 기판(10), 절연층(20) 및 비정질 실리콘 박막(30)의 온도를 상승시키는 방법과, ⅱ) 램프 등의 복사열을 비정질 실리콘 박막(30)의 전면에 조사하여 비교적 짧은 시간에 비정질 실리콘 박막(30)의 온도를 높이는 알티에이(RTA, Rapid Thermal Annealing) 방법 등이 사용될 수 있다.
특정한 온도에서의 예열의 시간을 도 1의 제 2 임계시간(t2) 이상으로 지속하게 되면, 앞서의 설명과 같이, 일부 또는 전부의 고상 결정화가 일어나게 된다. 결국, 이러한 조건에서의 고상 결정화의 정도는 예열 시간에 따라 좌우되며, 결정화에 따라 실리콘 박막의 전자 이동도가 증가하고, 그로 인해 전기 저항값은 더욱 낮아지게 된다. 따라서, 단계(d)의 실리콘 박막(32)은 예열의 조건에 따라 비정질 단일상, 비정질/다결정 혼합상, 또는 다결정 단일상으로 존재할 수 있다. 다만, 이 경우의 다결정 상은 많은 결정 결함을 포함하고 있다.
결과적으로, 예열 온도는 기판의 열변형 온도, 박막의 두께, 인가 전계의 크기 등 다양한 요소들을 고려하여 결정되어야 하며, 특히, 실제 공정에서 주울 가열이 가능한 초기 저항값의 범위 설정이 필요할 수 있다. 우선, 예열에 의한 실리콘 박막(32)의 허용 상한 저항값은 안정된 주울 가열의 유발 등을 고려할 때, 10 MΩ/sq 이하, 바람직하게는 1 MΩ/sq 이하이다. 저항값이 10 MΩ/sq 보다 큰 경우에는 진성 캐리어의 농도가 너무 적어서 주울 가열을 유발시키기 위한 인가 전압이 상당히 커야 하므로 실제 공정에서 적합하지 않을 수 있다. 반면에, 예열에 의한 비정질 실리콘 박막 저항값의 허용 하한값은 기판(10)의 열변형 온도에 직접 영향을 받는다. 예를 들어, 일반적인 평판 디스플레이에 사용되는 유리기판을 기판(10)으로 사용하는 경우에는 그것의 열변형 온도인 800℃를 초과하지 않는 것이 필요하다. 따라서, 이러한 박막 저항값의 허용 범위를 고려할 때, 유리기판을 기판(10)으로 사용하는 경우에 바람직한 예열 온도는 200℃ 내지 800℃이고, 더욱바람직한 예열 온도는 500℃ 내지 800℃이다.
그러나, 앞서의 설명과 같이, 예열이 필요한 부위는 비정질 실리콘 박막(30)만이고, 매우 짧은 시간 내에 공정이 행해질 수 있으며, 상기 RTA 법에 의한 경우에는 비정질 실리콘 박막(30)만을 비교적 짧은 시간에 가열할 수 있으므로, 비정질 실리콘 박막(30)만을 상대적으로 높은 온도로 순간 가열하여 결정화를 행하는 경우에는, 공정 중에 절연층(20)을 통해 전도된 열이 기판(10)의 온도를 그것의 열변형 온도 이상으로 상승시키지 않는 조건하에서, 비정질 실리콘 박막(30)의 예열 온도를 기판(10)의 본질적인 열변형 온도 이상으로 가져갈 수도 있다. 이 경우에는, 기판(10)으로서 유리기판을 사용하더라도 비정질 실리콘 박막(30)의 예열온도를 900℃ 까지 상승시킬 수도 있다. 이러한 것이 가능한 이유는 본 발명의 결정화 방법이 ELC 법에서와 같이 매우 짧은 시간 내에 실행될 수 있기 때문이다.
도 3에는, 본 발명의 하나의 실시예에 따른, 도핑된 다결정 실리콘 박막을 제조하기 위한 시편의 제작과 예열의 과정을 모식적으로 보여주고 있다.
단계(a)에서, 도 2의 단계(a)와 마찬가지로 기판(10) 상에 절연층(20)을 형성한다.
그런 다음, 단계(b)에서, 절연층(20) 상부에 도핑된 비정질 실리콘 박막(50)을 형성한다. 도핑된 비정질 실리콘 박막(50)을 형성하는 방법으로는 저압화학 증착법, 상압화학 증착법, PECVD 법 등의 방법을 사용할 수 있으며, 바람직하게는 PECVD 법을 사용한다. 추후 주울 가열시 균일한 결정화를 위하여 도핑된 비정질실리콘 박막(50)의 두께를 균일하게 유지하도록 하는 것이 필요하며, 그것의 두께는 통상 300 ∼ 1000 Å인 것이 바람직하지만, 그것으로 한정되는 것은 아니다.
계속하여, 단계(c)에서, 도 2(c)에서 마찬가지로, 비정질 실리콘 박막(50) 위에 전극(40)을 형성하는데, 앞서의 설명과 같이, 이 과정은 생략될 수도 있다.
그런 다음, 단계(d)에서, 도 2(d)에서와 같이 예열을 행하게 되는데, 예열된 실리콘 박막(52)에는 진성 캐리어뿐만 아니라 도펀트 유래의 외인성 캐리어도 생성되어 저항값을 더욱 낮추게 된다. 기타의 내용은 도 2에 대한 설명에서와 동일하다.
도 4에는, 본 발명의 또 다른 실시예에 따른, 도펀트의 활성화를 위한 시편의 제작 및 예열 과정이 모식적으로 도시되어 있다.
단계(a)에서, 도 2의 단계(a)와 마찬가지로 기판(10) 상에 절연층(20)을 형성한다.
그런 다음, 단계(b)에서, 절연층(20) 상부에 다결정 실리콘 박막(60)을 형성한다. 주울 가열시 균일한 결정화를 위하여 다결정 비정질 실리콘 박막(60)의 두께 및 결정도를 균일하게 유지하도록 하는 것이 필요하며, 그것의 두께는 통상 300 ∼ 1000 Å 인 것이 바람직하지만, 그것으로 한정되는 것은 아니다.
단계(c)에서, 도핑된 다결정 실리콘 박막(70)을 제조한다. 도핑 방법으로는 이온 주입법과 이온 샤워 도핑법 등을 사용할 수 있다.
단계(d)에서, 도 2(c)와 마찬가지로, 도핑된 다결정 실리콘 박막(70) 위에전극(60)을 형성하는데, 앞서의 설명과 같이, 이 과정은 생략될 수도 있다.
단계(e)에서, 도 2(d)에서와 같이, 예열을 실시하게 되는데, 예열된 실리콘 박막(72)에는 진성 캐리어뿐만 아니라 도펀트 유래의 외인성 캐리어도 생성되어 저항값이 더욱 낮아지게 된다. 기타의 내용은 도 2에 대한 설명에서와 동일하다.
전계의 인가는 다양한 방법에 의해 실행될 수 있으며, 도 5a ∼ 5d에는 도 2 ∼ 4에서 예열처리된 시편에 전계를 인가하는 예시적인 방법들이 모식적으로 도시되어 있다.
우선, 도 5a를 참조하면, 도 2 ∼ 4에서 예열처리된 시편의 실리콘 박막(32, 52, 72)의 전극(40)에 직류 또는 교류의 전계를 인가한다. 이러한 전계 인가 방식은 전기적으로 병렬연결 회로를 구성하므로, 인가되는 전압은 기판(10), 절연층(20) 및 실리콘 박막(32, 52, 72)에 똑같이 걸리게 되며, 전류는 저항이 가장 낮은 쪽으로 흐르게 된다. 즉, 전류는 저항이 낮은 실리콘 박막(32, 52, 72)에만 선택적으로 흐르게 된다. 따라서, 실리콘 박막(32)에서는 진성 캐리어가 이동하게 되고, 도핑된 실리콘 박막(52, 72)에서는 진성 캐리어와 외인성 캐리어가 이동하게 된다. 균일한 결정화 및 도펀트 활성화를 위해서는, 전계를 인가하기 전에 실리콘 박막(32, 52, 72)의 저항이 기판 전체에 걸쳐 균일하게 유지되어야 하며, 이를 위해서는 예열전의 실리콘 박막의 두께를 일정하게 하고 예열시 박막의 온도를 균일하게 하는 것이 필요하다. 예열된 실리콘 박막(32, 52, 72)의 저항이 균일하게 유지되면, 전압 강하가 직선적으로 일어나게 되므로, 결과적으로 박막 전체에걸쳐 일정한 전기장이 걸리게 되고 주울 가열에 의해 균일하게 소망하는 온도에 이를 수 있게 된다.
전계 인가의 또다른 방법으로서, 도 5b는 전극이 형성되어 있지 않은 실리콘 박막(32, 52, 72)에 직접적으로 전선(또는 금속 전극 등)을 접촉시킨 상태에서 직류 또는 교류 전계를 인가하는 방법을 개시하고 있다. 상기 접촉 방식은 다양할 수 있으며, 특별히 한정되지는 않는다.
전계 인가의 또다른 방법으로서, 도 5c는 예열된 실리콘 박막(32, 52, 72)에 전계(E)를 인가하면서 동시에 그것의 상부에 자계(M)를 인가하는 방법을 개시하고 있다. 이 경우에, 인가되는 자계(M)는 전계(E)를 유도하기 위하여, 그 방향이 지속적으로 변화되게 인가되어야 하며, 인가되는 전계(E)는 자계(M)의 변화에 따라 유도되는 전계(E)와 방향성이 가능한 한 일치하도록 교류 전원을 가하여 인가하는 것이 바람직하다. 이때, 실리콘 박막(32, 52, 72)에는 자계(M)에 의해 유도(induction)되는 유도 전류와 인가되는 교류 전압에 의해 생성되는 AC 전류가 동시에 생성되고, 두 개 이상의 파장을 중첩하여 간섭효과가 발생하게 되므로, 파장의 합성으로 인하여 인가되는 에너지의 최대 진폭을 크게 할 수 있다.
이상에서는, 예열된 실리콘 박막(32, 52, 72)에 전계를 인가하여 주울 가열을 행하기 위한 몇 가지 방법들을 예시하였지만, 예열에 의해 저항값이 낮아진 실리콘 박막(32, 52, 72)에 전계를 인가하여 주울 가열을 유발할 수 있는 것이라면, 기타 다양한 방법들이 가능할 수 있다. 예를 들어, 기판, 절연층 및 실리콘 박막으로 이루어진 모재의 양측 단부에 금속 전극을 접촉시킨 상태에서 직류 또는 교류전계를 인가하는 방식 등도 가능한데, 이들은 모두 본 발명의 범주 내에 포함되는 것으로 해석되어야 한다.
전계의 한번 인가시 인가 시간은 공정의 여러 요소들을 고려하여 결정할 수 있으며, 바람직하게는 10-6∼ 103초, 더욱 바람직하게는 10-4∼ 102초로서 매우 짧다. 전계는 한번 인가할 수도 있지만, 일정한 주기로 반복하여 인가할 수도 있다.
본 발명의 가장 큰 특징 중의 하나는 예열에 의해 저항값을 낮춘 상태에서 전계의 인가에 의한 주울 가열로 비정질 실리콘 박막, 비정질/다결정 혼합상의 실리콘 박막, 또는 다결정 실리콘 박막의 결정화를 행한다는 점이다. 종래의 FALC 법이나 그로부터 유발된 일부 결정화 방법들 역시 전계를 인가하고는 있으나, 이들의 결정화는 선택적인 주울 가열을 이용하는 공정이 아니기 때문에 예열 과정을 거치지 않으며, 따라서 결정화 전의 모재가 순수한 비정질 실리콘이라는 점에서 본 발명의 방법과 확연히 구별된다. 또한, 종래의 전계 인가 방식에 의한 결정화 메커니즘은 다량의 전류가 흘러서 유발되는 주울 가열에 의한 과정이 아니라 금속에 의한 결정화 촉진 과정을 전기장 자체에 의해서 지원하거나, 금속에 의해 유발되는 기타의 효과를 지원하는 것이다. 따라서, 주울 가열에 의해 고온에서 고상의 상변태를 거치면서 레이저 결정화법에 유사한 결과를 제공하는 본 발명의 메카니즘과는 분명한 차이를 가지며, 이점은 결정립의 형상, 결정화 시간 등의 차이로부터도 쉽게 알 수 있다.
상기와 같은 방법으로 결정화를 행한 실시예에서 얻어진 실리콘 박막의 투과전자현미경(TEM) 사진이 도 6에 개시되어 있고, 비교예에서 종래기술인 SPC 법, MILC 법 및 ELC 법에 의해 결정화된 실리콘 박막의 TEM 사진들이 도 7a ∼ 7d에 각각 개시되어 있다. 본 발명의 방법에 의해 결정화된 실리콘 박막(도 6)은, SPC 법의 실리콘 박막(도 7a) 및 MILC 법의 실리콘 박막(도 7b)과 비교할 때, 결함이 적고 큰 결정립의 다결정 실리콘 박막으로 변환되었음을 알 수 있다. 이는, 종래의 결정화법들(SPC 법, MICL 법 등)보다 우수한 다결정 실리콘 박막을 제공하는 것으로 알려져 있는 ELC 법의 실리콘 박막(도 7c)과 유사한 양질의 결과물을 제공함을 알 수 있으며, 이는 종래기술들과 비교되는 본 발명만의 특징 때문이다.
이하에서는, 본 발명의 상기 결정화 메카니즘을 뒷받침하는 실험적 사실과 그에 관한 이론적 근거들에 대해 설명한다.
본 발명자들은 우선 비정질 실리콘 박막을 제조하여 온도에 따른 저항값을 측정하였다. 비정질 박막의 열역학적 특성상 온도가 올라가면 다결정상으로 변태하기 때문에, 하기에 나타낸 저항값은 측정 온도가 올라감에 따라 순수 비정질상, 비정질/실리콘 혼합상, 또는 다결정상의 값을 나타낸다. 그 결과가 하기 표 1에 개시되어 있으며, 측정된 저항값은 500 Å 두께의 실리콘 박막의 면저항값이다.
온도 (℃) 저항 (kΩ) 온도 (℃) 저항 (kΩ)
295.8 388600 681.9 195.89
312.4 186500 695.5 128.27
328.2 98600 711.3 76.68
344.8 56900 725.3 93.22
360.9 28200 740.8 45.879
377.2 20522 754.3 41.439
392.5 14205 768.3 38.91
409.1 10383 782.3 35.608
424 8407 794.5 27.312
439.5 7360 799.5 31.57
455.1 6417 808.3 30.311
471.2 5331 831.2 28.133
487.3 4314.5 846.4 24.907
504.3 3638.6 855.6 23.519
521.8 3061.2 867.8 21.715
536.9 2397.5 875.3 21.864
552.8 1810.6 889 20.978
569.4 1307.3 899.1 20.757
585.4 918.7 903.7 19.167
602.2 622.3 919.9 17.794
617.7 545.8 928.8 16.577
634.3 469.36 936.5 16.347
652.9 365.96 942.5 11.862
이와 관련하여, 상기 실리콘 박막의 온도와 저항과의 관계는 하기 식으로 표시될 수 있다.
상기 식에서, R 은 실리콘 박막의 저항, T 는 절대온도, ln 은 자연 로그를 의미한다. 따라서, 온도가 상승할수록 실리콘 박막의 저항은 낮아지고, 적정한 저항값에서 주울 가열이 가능하게 된다. "주열 가열(Joule Heating)"이란, 도체를 통하여 전류가 흐를 때 저항으로 인하여 발생되는 열을 이용하여 가열하는 것을 의미한다.
전계의 인가로 인한 주울 가열에 의해 실리콘 박막에 가해지는 단위 시간당에너지량은 하기 식으로 표시될 수 있다.
상기 식에서, W 는 주울 가열의 단위 시간당 에너지양, V 는 실리콘 박막의 양단에 걸리는 전압, T 는 절대 온도, A 는 임의의 상수를 각각 의미한다.
상기 식으로부터, 전압(V)이 증가할수록, 또는 예열온도(T)가 증가할수록, 주울 가열에 의해 실리콘 박막에 가해지는 단위 시간당 에너지양이 증가함을 알 수 있다. 주울 가열에 의해 실리콘 박막의 온도가 올라가면 실리콘 박막의 하단부에 놓여있는 절연층(예를 들어, SiO2) 및 기판(예를 들어, 유리기판)으로의 열전도가 일어나게 된다. 그러므로, 유리기판의 열변형을 동반하지 않고 실리콘 박막의 온도를 선택적으로 주울 가열하기 위하여, 본 발명에서는 적절한 전압 및 전류를 시편에 짧은 시간 동안에 인가한다. 인가된 에너지양이 충분하다면 단 한번의 shot으로 공정이 끝날 수 있고, 불충분하다면 적절한 시간 간격을 두고 여러 번의 shot으로 결정화 공정을 달성할 수 있다. 아래에 선택적인 주울 가열에 의하여 실리콘 박막의 온도 상승을 간단한 열분석 모델링을 통하여 계산하였다.
열분석을 위하여, 1차원 과도전도{온도 T(t, x)}가 두께 방향으로 변화하며, 평면 방향으로 균일하다고 가정하였는 바, 이는 전극 연결부를 제외하면 매우 적절한 가정이라고 할 수 있다. 또한, 열전도율k, 열확산율 a의 값을 일정하다고 가정하였는 바, 유리의 경우 650 ∼ 900℃의 범위에서 10% 이내의 오차이므로 적절한 가정이라고 할 수 있다. 또한, 복사 열전달을 무시하고 또한 균일한 열 유속으로가정하였는바, 박막의 온도가 융점 근처에 도달할 때에는 복사 열전달을 무시하지는 못하지만, 모재가 투명하고 온도가 900℃의 범위 내에서는 적절한 가정이라고 할 수 있다. 이러한 가정을 만족하는 열확산 방정식은 다음과 같은 식으로 표현된다. 도 8에는 하기의 열확산 방정식을 Integral Method에 의하여 해를 구한 후 경계 조건을 만족하는 유리기판 내의 두께방향의 온도분포에 대한 그래프가 개시되어 있다.
초기 조건은 하기 식과 같다.
경계 조건은 하기 식과 같다.
d(t) < L 인 조건에서 Integral Method에 의하여 다음과 같은 결과를 얻을 수 있으며, 경계 조건을 만족하는 온도분포는 다음과 같다.
열확산 방정식의 적분은 다음과 같다.
열침투(thermal penetration) 깊이는 다음과 같다.
또는
열관통(thermal penetration) 시간은 다음과 같다.
표면온도는 다음과 같다.
위의 결과를 이용하여, 2,000 V의 인가 전압으로 2 x 2 ㎝ 크기의 시편에 인가된 전류가 200 mA의 크기를 가지고 100 msec 동안 흘렀다면, 실리콘 박막의 온도 상승은 아래에 나타낸 바와 같이 약 240oK가 된다.
이러한 조건하에서, 본 발명의 방법에 따라 비정질 실리콘 박막에 인가되는 전계의 세기는 적어도 10 V/㎝ 이상이어야 하고, 바람직하게는 100 V/㎝ 이상이어야 하며, 특히 바람직하게는 1000 V/㎝ 이상이어야 함을 알 수 있다. 비정질 실리콘 박막에 인가되는 전계의 세기가 너무 작으면 결정화를 위한 주울 가열이 일어나지 못하게 된다. 반면에, 인가될 수 있는 전계의 세기의 상한치는 기판에 아크가 튀어 손상이 발생하지 않는 범위이다. 전계는 DC 전원이나 AC 전원의 어느 것에의하여도 무방하다.
앞서 설명한 바와 같이, 종래의 MIC 법, MILC 법, 기타 결정화 방법들 중에는 촉매 금속의 수직 유도 또는 측면 유도를 저온에서 각각 빠르게 진행시키기 위하여 전계나 자계를 가하는 경우가 있었으나, 어느 경우에서도 본 발명과 같은 조건을 만족시키지 못하여 주울 가열에 의한 결정화를 얻을 수는 없었다. 즉, 상기에 이미 언급한 저항 값을 얻기 위한 비교적 고온 온도에서의 예열 과정 없이, 낮은 온도에서 비정질 실리콘 박막에 즉시 전기장을 인가하기 때문에, 주울 가열에 필요한 초기 저항값을 얻을 수 없다. 또한, 매우 높은 저항에서 주울 가열을 유발하기 위하여 매우 높은 전기장을 가한다 하더라도, 본 발명자들의 실험에 따르면, 이러한 가혹한 조건에서는 주울 가열 대신 아크가 발생하는 것으로 확인되었다. 그러므로, 전기장을 가하기 전의 초기 박막의 면 저항값이 앞서 설명한 바와 같은 값을 갖는 것이 중요하다. 이러한 초기 저항값을 만족하기 위하여 기판 변형이 없는 비교적 높은 온도에서의 일정 시간 동안의 예열 과정이 필요하게 되며, 그 결과 선택적인 주울 가열에 사용되는 모재는 순수한 비정질 실리콘 뿐만 아니라 비정질/다결정 혼합상, 또는 다결정상 중 어느 것도 무방하다.
이들 방법들과 비교되는 또 다른 요소는 전계의 인가 시간이며, 본 발명의 방법에 따른 한번의 인가 시 전계인가의 시간은 앞서 설명한 바와 같이 103초 이하, 구체적으로는 10-6∼ 103초이다. 결정화 시간이 짧은 것은, 전계에 의해 실리콘 박막내의 전자가 이동하면서 열이 발생하고, 박막의 부피가 매우 작아서 그열량이 상대적으로 높기 때문이다. 따라서, 이에 대한 적절한 시간을 제어하기 위해서는 전계를 인가하는 시간을 제어하기 위한 별도의 전자 제어부가 구비되는 것이 바람직하다. 이와 같이 매우 짧은 결정화 시간 동안에 고온 상변태에 의해 결정화하는 방법은, 앞서의 설명과 같이, 비정질 실리콘 박막에 극히 짧은 시간 동안 순간적인 에너지를 인가하고, 그로 인해 빠른 가열 과정을 통하여 결정화하는 ELC 법과 매우 유사한 점이 있다.
본 발명자들은 본 발명에 따른 효과를 확인하기 위하여, 다음과 같은 조건들 하에서 실험들을 실시하였다.
[실시예 1]
가로 x 세로 x 두께가 2 ㎝ x 2 ㎝ x 0.7 ㎜인 유리기판 상에 PECVD 법에 의해 두께 3000 Å의 SiO2절연층을 형성하였다. 상기 절연층 상에 다시 PECVD 법에 의해 두께 500 Å의 비정질 실리콘 박막을 형성하여 시편을 제조하였다. 이렇게 형성된 비정질 실리콘 박막을 질소 분위기의 관상로에서 약 650℃로 약 30 분간 예열하였다. 예열 후 직류 전계를 인가하기 전, 비정질 실리콘 박막은 이미 고상 결정화가 진행되어 일부 다결정 상을 포함하고 있었으며 박막의 면 저항은 약 35 kΩ 이었다. 이러한 예열에 의해 실리콘 박막의 저항을 충분히 낮춘 뒤, 1,500 V/cm 의 직류 전계를 가하여 250 mA의 전류를 0.07 초 동안 흐르게 한 후, 약 2.5 초의 시간 간격을 두고 같은 조건에서 전계를 가하여 실리콘 박막에 선택적인 주울 가열을 유도하였다. 이러한 방법으로 약 70 회의 전계를 인가하였다.
도 9에 실리콘 박막에 인가된 시간에 따르는 전압 및 전류의 변화가 도시되어 있다. 그리고 도 10a ∼ 10d에는 1-shot에서 실리콘 박막에 인가된 시간에 따른 전압, 전류, 저항 및 단위시간당 에너지양의 변화가 각각 도시되어 있다. 도 10c에 나타낸 바와 같이, 전기장이 걸리자마자 박막의 저항이 감소하는 것을 볼 수 있다. 이는 전기장이 인가됨과 동시에 주울 가열이 일어나 실리콘 박막의 온도가 상승하여 저항이 감소함을 의미한다. 또한, 도 10a 및 10b에서 보는 바와 같이, 전압이 상승하여 약 3,000 V에 도달할 때 박막에 흐르는 최고 전류는 약 220 mA에 접근하는 것을 알 수 있다. 이때에 걸리는 파워는, 도 10d에서 보는 바와 같이, 약 140 W/㎠가 된다.
본 발명의 방법에 따라 어닐링한 시편의 유리기판은 변형없이 처음의 평활성을 유지하고 있었으며, 비정질 실리콘 박막은, 도 6의 투과전자현미경 사진에서 보는 바와 같이, 양질의 다결정 실리콘 박막으로 변환되었음을 확인할 수 있었다. 또한, 결정성장 및 격자결함 회복이 상당히 진전되어, 결정립이 나뭇가지 모양 대신에 각형화(polygonization)가 이루어져 육각형 형태로 변화하였음을 볼 수가 있다. 결정립의 크기는 약 3,000 ∼ 5,000 Å이고, 결정립 내에 쌍정 등의 결정격자 결함이 보이지 않는다.
또한, 다결정 실리콘 박막의 표면 거칠기를 정량화하기 위한 AFM(Atomic Force Microscopy) 결과가 도 11에 개시되어 있다. AFM 측정 결과 본 실험 조건에 의하여 제조된 다결정 실리콘 박막의 표면 거칠기는 약 37 Å이었다.
[비교예 1]
비정질 실리콘 박막을 전계 인가 없이 650℃에서 1 시간 동안 고상 결정화를 하였다는 점을 제외하고는 실시예 1과 동일한 방법으로 실험을 행하였다. 그렇게 하여 얻어진 다결정 실리콘 박막의 투과전자현미경 사진이 도 7a에 개시되어 있다. 도 7a에서 보는 바와 같이, SPC 방법에 의하여 제조된 다결정 실리콘은 나뭇가지 모양의 덴드라이트 구조를 보여주고 있으며, 결정립 내에 쌍정 등의 결정격자 결함을 매우 많이 함유되어 있는 것을 알 수가 있다. 이는, 실시예 1의 다결정 실리콘과 크게 대비된다.
[비교예 2]
실시예 1과 동일한 시편에 종래기술을 바탕으로 MILC 법과 ELC 법에 의해 각각 결정화를 행하였다. 그 결과가 도 7b 및 7c에 각각 개시되어 있다. 도 7b에 개시되어 있는 바와 같이, MILC 방법으로 제조된 다결정 실리콘은 측면 성장에 의한 미세구조를 보여주고 있다. 또한, 도 7c에 개시되어 있는 바와 같이, ELC 방법에 의하여 제조된 다결정 실리콘은 결정립 내에 거의 격자결함이 없는 육각형 구조의 미세구조를 보여주고 있으며, 결정립 크기는 약 2,000 ∼ 4,000 Å이었다. 그러나, 도 12a의 주사전자현미경 사진에 나타나 있듯이, ELC 방법에 의하여 제조된 다결정 실리콘의 경우, 결정립계가 서로 마주치는 Triple Junction에서의 표면 돌출 현상이 관찰되었다. 도 12b에는 AFM(atomic force microscopy) 결과가 개시되어 있는 바, ELC 방법에 의하여 제조된 다결정 실리콘의 표면 거칠기는 약 224 Å이었다.
[실시예 2]
가로 x 세로 x 두께가 2 ㎝ x 2 ㎝ x 0.7 ㎜인 유리기판 상에 PECVD 법에 의해 두께 3000 Å의 SiO2절연층을 형성하였다. 상기 절연층 상에 다시 PECVD 법에 의해 두께 500 Å의 비정질 실리콘 박막을 형성하여 시편을 제조하였다. 이렇게 형성된 비정질 실리콘 박막 전면에 할로겐 램프를 조사하여 박막의 표면 온도가 약 700℃가 되도록 한 후 15 초 동안 예열하였다. 할로겐 램프를 조사한 상태에서 박막의 양단에 전극을 접촉시키고 2,000 V/㎝의 직류 전계를 0.06 초간 반복하여 인가하는 방법에 의하여 비정질 실리콘 박막의 결정화를 행하였다.
이렇게 처리된 시편을 확인하여 본 결과, 유리기판은 변형이 없이 처음의 평활성을 유지하고 있었다. 한편, 얻어진 다결정 실리콘 박막의 미세구조 등의 제반 특성은 실시예 1의 결과와 유사함을 관찰하였다.
[실시예 3]
가로 x 세로 x 두께가 2 ㎝ x 1 ㎝ x 0.7 ㎜인 유리기판 상에 PECVD 법에 의해 두께 3000 Å의 SiO2절연층을 형성하였다. 상기 절연층 상에 다시 PECVD 법에 의해 두께 500 Å의 비정질 실리콘 박막을 형성하여 시편을 제조하였다. 이렇게형성된 비정질 실리콘 박막을 레이저 결정화법에 의하여 결정화한 다결정 실리콘 박막에 PH3/H2혼합 가스를 사용하여 P를 이온 샤워 도핑하였다. 이온 주입된 시편의 저온 도펀트 활성화를 위하여, 250℃에서 20 분간 예열한 후 1,000 V/㎝의 직류전계를 인가하였다는 점을 제외하고는, 실시예 1과 동일한 방법으로 실험을 행하였다. 이렇게 처리된 시편의 유리기판은 변형없이 처음의 평활성을 유지하고 있었으며, 전계 인가 후 이온 주입된 다결정 실리콘 박막의 면저항은 1 kΩ/sq 이하의 값을 보여주었다. 이는, 저온에서의 도펀트 활성화 열처리가 일어났음을 의미한다.
이상의 설명과 같이, 본 발명에 따른 어닐링 방법은, 유리 기판의 열변형을 유발하지 않고, 고상 결정화로 제조된 다결정 실리콘 박막에서 나타나는 나뭇가지 모양의 덴드라이트 구조 대신에 각형의 결정립 형상을 가지며, 결정립내에 쌍정 등의 결정격자 결함이 거의 존재하지 않고, MIC 및 MILC 등의 결정화 방법에 의하여 제조된 다결정 실리콘 박막에서 나타나는 촉매 금속의 오염으로부터 완전히 자유로우며, 동시에 ELC 방법에 의하여 제조된 다결정 실리콘 박막에서 나타나는 표면 돌출 현상을 수반하지 않는다. 이러한 다결정 실리콘 박막의 제조 기술은 종래기술에서는 전혀 찾아볼 수 없는 본 발명의 특징들이다.
본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 다양한 변형 및 응용이 가능할 것이다.

Claims (14)

  1. 절연층과 실리콘 박막이 순차적으로 형성되어 있는 기판에서 실리콘 박막을 어닐링하는 방법으로서, 공정 중에 상기 기판이 변형되지 않는 온도범위에서 상기 실리콘 박막을 가열(예열)하여 그것의 내부에 진성 캐리어를 생성함으로써 주울 가열이 가능한 저항값으로 낮춘 후, 상기 예열처리된 실리콘 박막에 전계를 인가하여 상기 캐리어의 이동에 의한 주울 가열을 유도함으로써, 결정화, 결정격자 결함 치유 및 결정 성장을 행하는 것을 포함하는 것으로 구성되어 있는 방법.
  2. 제 1 항에 있어서, 상기 기판은 유리 기판 또는 플라스틱 기판인 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 예열처리에 의해 실리콘 박막은 비정질 상, 비정질/다결정 혼합상, 또는 다결정 상으로 존재하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 기판은 유리 기판이고, 상기 예열 온도는 200 ∼ 800℃인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 예열처리는 상기 실리콘 박막이 고상 결정화되기 시작하는 임계시간 이상으로 행하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 어닐링에 의해, 비정질 실리콘 박막, 비정질/다결정 혼합상 실리콘 박막, 또는 다결정 실리콘 박막의 결정화를 행하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 어닐링에 의해, 도핑된 비정질 실리콘 박막, 도핑된 비정질/다결정 혼합상 실리콘 박막, 또는 도핑된 다결정 실리콘 박막의 결정화 및 도펀트 활성화를 행하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 예열처리에 의해 실리콘 박막의 저항값이 10 MΩ/sq 이하로 낮아지는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 저항은 1 MΩ/sq 이하로 낮아지는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 실리콘 박막에 인가되는 상기 전계의 세기가 10 V/㎝ 이상인 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 전계의 세기가 100 V/㎝ 이상인 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서, 상기 전계의 인가 시간이 10-6내지 103초인 것을 특징으로 하는 방법.
  13. 제 1 항에 있어서, 상기 전계의 인가는, 실리콘 박막의 상부면의 일부에 금속 전극을 증착하여 직류 또는 교류 전계를 인가하거나, 실리콘 박막의 상부면에 금속 전극을 증착없이 직접 직류 또는 교류 전계를 인가하거나, 또는 실리콘 박막에 전계를 인가하면서 자계를 인가하는 것을 특징으로 하는 방법.
  14. 제 1 항 내지 제 13 항 중 어느 하나에 따른 방법으로 제조된, 결정립의 크기가 크고, 표면 돌출 현상 및 결정결함을 거의 가지고 있지 않은 다결정 실리콘 박막.
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