JPH05190570A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH05190570A JPH05190570A JP672992A JP672992A JPH05190570A JP H05190570 A JPH05190570 A JP H05190570A JP 672992 A JP672992 A JP 672992A JP 672992 A JP672992 A JP 672992A JP H05190570 A JPH05190570 A JP H05190570A
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Abstract
(57)【要約】
【目的】ａ−Ｓｉに電流を流すことにより、ａ−Ｓｉ中
の水素の移動と結晶化を行い、ａ−Ｓｉの構造を変化さ
せ、ａ−ＳｉＴＦＴの易動度の向上とスレッシュホール
ド電圧特性の安定化を図る。 【構成】 多量の水素を含むａ−Ｓｉ：Ｈ薄膜（２）上
に形成されたソース電極（７）及びドレイン電極（６）
間に電界を印加することにより、ａ−Ｓｉ：Ｈ薄膜
（２）からなるチャネル層に１×１０5Ａ／ｃｍ2以上の
電流を通過させて、水素の移動並びにボンドの切断再配
列を生じさせ、電流が通過した部位の構造を変化させ
る。
の水素の移動と結晶化を行い、ａ−Ｓｉの構造を変化さ
せ、ａ−ＳｉＴＦＴの易動度の向上とスレッシュホール
ド電圧特性の安定化を図る。 【構成】 多量の水素を含むａ−Ｓｉ：Ｈ薄膜（２）上
に形成されたソース電極（７）及びドレイン電極（６）
間に電界を印加することにより、ａ−Ｓｉ：Ｈ薄膜
（２）からなるチャネル層に１×１０5Ａ／ｃｍ2以上の
電流を通過させて、水素の移動並びにボンドの切断再配
列を生じさせ、電流が通過した部位の構造を変化させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等に用い
られる薄膜トランジスタ（ＴＦＴ）の製造方法に関し、
特に、安定したスレッシュホールド電圧ならびに高い易
動度を持つａ−ＳｉＴＦＴの製造方法に関する。
られる薄膜トランジスタ（ＴＦＴ）の製造方法に関し、
特に、安定したスレッシュホールド電圧ならびに高い易
動度を持つａ−ＳｉＴＦＴの製造方法に関する。
【０００２】
【従来の技術】従来、この分野では、ガラス基板上に大
面積の半導体活性層が必要なため、大面積形成の容易な
ａ−Ｓｉを用いたＴＦＴが主に用いられている。
面積の半導体活性層が必要なため、大面積形成の容易な
ａ−Ｓｉを用いたＴＦＴが主に用いられている。
【０００３】しかしながら、グロー放電法などによって
低温で形成されたａ−Ｓｉ膜は多量の水素を含み、この
膜中に含まれた多量の水素がａ−ＳｉＴＦＴの特性の不
安定性の原因となっており、このａ−Ｓｉを用いたＴＦ
Ｔは、使用するに従って素子の特性、特に易動度が低い
ことやスレッシュホールド電圧が変化するという問題が
あった（「エレクトロニクス素子」培風館 一乃瀬、平
野、桑野共著 P.239〜245参照）。従って、ＴＦＴの動
作を安定化させ性能の向上を得るためには、この水素の
量を何らかの方法によって少なくする必要がある。
低温で形成されたａ−Ｓｉ膜は多量の水素を含み、この
膜中に含まれた多量の水素がａ−ＳｉＴＦＴの特性の不
安定性の原因となっており、このａ−Ｓｉを用いたＴＦ
Ｔは、使用するに従って素子の特性、特に易動度が低い
ことやスレッシュホールド電圧が変化するという問題が
あった（「エレクトロニクス素子」培風館 一乃瀬、平
野、桑野共著 P.239〜245参照）。従って、ＴＦＴの動
作を安定化させ性能の向上を得るためには、この水素の
量を何らかの方法によって少なくする必要がある。
【０００４】従来、このような問題に対しては、主に基
板の温度を摂氏５００度以上に上昇させａ−Ｓｉを結晶
化させたり、レーザーによって瞬時に高温に上げ溶融結
晶化をする方法が用いられている。これらの方法は基本
的には温度を上昇させることによって水素を離脱させる
と共に結晶化を図るものである。
板の温度を摂氏５００度以上に上昇させａ−Ｓｉを結晶
化させたり、レーザーによって瞬時に高温に上げ溶融結
晶化をする方法が用いられている。これらの方法は基本
的には温度を上昇させることによって水素を離脱させる
と共に結晶化を図るものである。
【０００５】また、易動度の高さなどの理由により、ａ
−Ｓｉに替わって多結晶Ｓｉが用いられることが多い
が、多結晶Ｓｉはガラス基板上に大面積に形成させるた
めには、レーザーアニールや固相成長のように、複雑で
高価な技術または高温プロセスが必要である（応用物理
学会 応用電子物性分科会研究報告 No.432、「絶縁物
上のシリコン薄膜結晶化技術と応用」 P.13〜24参
照）。
−Ｓｉに替わって多結晶Ｓｉが用いられることが多い
が、多結晶Ｓｉはガラス基板上に大面積に形成させるた
めには、レーザーアニールや固相成長のように、複雑で
高価な技術または高温プロセスが必要である（応用物理
学会 応用電子物性分科会研究報告 No.432、「絶縁物
上のシリコン薄膜結晶化技術と応用」 P.13〜24参
照）。
【０００６】
【発明が解決しようとする課題】本発明は、このような
問題を鑑みてなされたもので、ａ−Ｓｉに構造変化を生
じさせることによりＴＦＴ特性の安定化と易動度の向上
を図ろうとするものである。
問題を鑑みてなされたもので、ａ−Ｓｉに構造変化を生
じさせることによりＴＦＴ特性の安定化と易動度の向上
を図ろうとするものである。
【０００７】
【課題を解決するための手段】本発明によるＴＦＴは、
アモルファス構造の半導体層と、該半導体層に絶縁膜を
介して積層されたゲート電極と、上記半導体層に直接接
続されたソース電極並びにドレイン電極とを備え、上記
半導体層のチャンネル領域は、上記ソース・ドレイン電
極間に１×１０5Ａ／ｃｍ2以上の大電流を流す事によっ
て得られる結晶化半導体からなる。
アモルファス構造の半導体層と、該半導体層に絶縁膜を
介して積層されたゲート電極と、上記半導体層に直接接
続されたソース電極並びにドレイン電極とを備え、上記
半導体層のチャンネル領域は、上記ソース・ドレイン電
極間に１×１０5Ａ／ｃｍ2以上の大電流を流す事によっ
て得られる結晶化半導体からなる。
【０００８】また、本発明によるＴＦＴの製造方法は、
アモルファス構造の半導体層と、該半導体層にゲート絶
縁膜を介して積層されたゲート電極と、上記半導体層に
直接接続されたソース電極並びにドレイン電極とを備え
た薄膜トランジスタの製造方法であって、上記半導体
層、ゲート絶縁膜、ゲート電極、ソース電極並びにドレ
イン電極の形成工程の完了後に、上記ソース・ドレイン
電極間に１×１０5Ａ／ｃｍ2以上の電流を流す事によっ
て、この電流が通過する半導体層のチャネル領域を結晶
化し、アモルファス構造と多結晶構造とが混在したチャ
ネル領域を形成するチャネル構造変質工程からなる。
アモルファス構造の半導体層と、該半導体層にゲート絶
縁膜を介して積層されたゲート電極と、上記半導体層に
直接接続されたソース電極並びにドレイン電極とを備え
た薄膜トランジスタの製造方法であって、上記半導体
層、ゲート絶縁膜、ゲート電極、ソース電極並びにドレ
イン電極の形成工程の完了後に、上記ソース・ドレイン
電極間に１×１０5Ａ／ｃｍ2以上の電流を流す事によっ
て、この電流が通過する半導体層のチャネル領域を結晶
化し、アモルファス構造と多結晶構造とが混在したチャ
ネル領域を形成するチャネル構造変質工程からなる。
【０００９】
【作用】本発明によるＴＦＴの製造方法は、ソース・ド
レイン電極間に電圧を印加することによってａ−Ｓｉ薄
膜からなるチャネル層に１×１０5Ａ／ｃｍ2以上の大電
流を通過させる。
レイン電極間に電圧を印加することによってａ−Ｓｉ薄
膜からなるチャネル層に１×１０5Ａ／ｃｍ2以上の大電
流を通過させる。
【００１０】通常、ａ−Ｓｉ中には１０％程度の水素が
含まれているが、このように電流を流すことにより、ジ
ュール熱による過熱と、電界により加速された電子の衝
突とによる水素の移動とボンドの切断再配列を生じさ
せ、電流が通過した部位の構造を結晶化半導体へと変化
させる。
含まれているが、このように電流を流すことにより、ジ
ュール熱による過熱と、電界により加速された電子の衝
突とによる水素の移動とボンドの切断再配列を生じさ
せ、電流が通過した部位の構造を結晶化半導体へと変化
させる。
【００１１】このような構造変化により、外部より熱を
印加することなく構造変化を生じさせ、ａ−ＳｉＴＦＴ
の易動度の向上とスレッシュホールド電圧特性の安定化
がなされる。
印加することなく構造変化を生じさせ、ａ−ＳｉＴＦＴ
の易動度の向上とスレッシュホールド電圧特性の安定化
がなされる。
【００１２】
【実施例】以下、この発明を図示の実施例に基づいて説
明する。
明する。
【００１３】図３（イ）〜（ニ）はガラス基板上にａ−
ＳｉＴＦＴを形成するプロセスを工程順に示す断面図で
ある。以下に、図３を参照しつつ本発明によるａ−Ｓｉ
ＴＦＴの形成プロセスについて説明する。
ＳｉＴＦＴを形成するプロセスを工程順に示す断面図で
ある。以下に、図３を参照しつつ本発明によるａ−Ｓｉ
ＴＦＴの形成プロセスについて説明する。
【００１４】最初に、図３（イ）に示す如く、ガラス基
板（１）上にｒｆグロー放電法を用いて水素を多量に含
んだａ−Ｓｉ層（ａ−Ｓｉ：Ｈ層）（２）を３０００オ
ングストロームの厚さに形成する。ａ−Ｓｉ：Ｈ層
（２）の形成における詳細な形成条件を図４に示す。こ
の時、チャネル層の不純物濃度を１×１０19／ｃｍ3以
下とする。
板（１）上にｒｆグロー放電法を用いて水素を多量に含
んだａ−Ｓｉ層（ａ−Ｓｉ：Ｈ層）（２）を３０００オ
ングストロームの厚さに形成する。ａ−Ｓｉ：Ｈ層
（２）の形成における詳細な形成条件を図４に示す。こ
の時、チャネル層の不純物濃度を１×１０19／ｃｍ3以
下とする。
【００１５】次に、図３（ロ）に示す如く、例えばＳｉ
Ｏ2からなるゲート絶縁膜（３）をｒｆグロースパッタ
法により２００オングストロームの厚さに蒸着する。ゲ
ート絶縁膜（３）の形成における詳細な形成条件を図４
に示す。そして、有機薄膜などのフォトマスクにより不
要な部分を覆い、露光させ、その上に例えばＴｉからな
るゲート電極金属（４）を蒸着する。
Ｏ2からなるゲート絶縁膜（３）をｒｆグロースパッタ
法により２００オングストロームの厚さに蒸着する。ゲ
ート絶縁膜（３）の形成における詳細な形成条件を図４
に示す。そして、有機薄膜などのフォトマスクにより不
要な部分を覆い、露光させ、その上に例えばＴｉからな
るゲート電極金属（４）を蒸着する。
【００１６】さらに、図３（ハ）に示す如く、ドライエ
ッチング法によりゲート電極（４）の形を作った後、ソ
ース及びドレイン電極部上のゲート絶縁膜（３）をドラ
イエッチング法により除去する。除去した部分の下地の
半導体層にＰイオンをドーズ量５×１０18個で深さ３０
０オングストロームに至るまで注入し、電極オーミック
層（５）を形成する。
ッチング法によりゲート電極（４）の形を作った後、ソ
ース及びドレイン電極部上のゲート絶縁膜（３）をドラ
イエッチング法により除去する。除去した部分の下地の
半導体層にＰイオンをドーズ量５×１０18個で深さ３０
０オングストロームに至るまで注入し、電極オーミック
層（５）を形成する。
【００１７】続いて、図３（ニ）に示す如く、半導体層
に例えばＡｌからなるソース電極（７）並びにドレイン
電極（６）を蒸着し、ＴＦＴ構造を得る。
に例えばＡｌからなるソース電極（７）並びにドレイン
電極（６）を蒸着し、ＴＦＴ構造を得る。
【００１８】そして最後に、上述の如くして得られたＴ
ＦＴ構造に対して、チャンネル構造変質工程を加える。
即ち、ソース電極（７）及びドレイン電極（６）間に電
界を印加することにより電流を通過させ、ａ−Ｓｉ膜
（２）の構造を変化させる。
ＦＴ構造に対して、チャンネル構造変質工程を加える。
即ち、ソース電極（７）及びドレイン電極（６）間に電
界を印加することにより電流を通過させ、ａ−Ｓｉ膜
（２）の構造を変化させる。
【００１９】以下に、本発明の特徴とするチャンネル構
造変質工程について詳述する。
造変質工程について詳述する。
【００２０】図１は、本発明における電圧電流の印加回
路を示している。図１のＴＦＴは図３（ニ）のそれと同
様のＴＦＴであって、（１）はガラス基板、（２）はａ
−Ｓｉ膜、（３）は例えばＳｉＯ2からなるゲート絶縁
膜、（４）は例えばＴｉからなるゲート電極、（５）は
電極オーミック層、（６）は例えばＡｌからなるドレイ
ン電極であり、（７）は例えばＡｌからなるソース電極
を示している。
路を示している。図１のＴＦＴは図３（ニ）のそれと同
様のＴＦＴであって、（１）はガラス基板、（２）はａ
−Ｓｉ膜、（３）は例えばＳｉＯ2からなるゲート絶縁
膜、（４）は例えばＴｉからなるゲート電極、（５）は
電極オーミック層、（６）は例えばＡｌからなるドレイ
ン電極であり、（７）は例えばＡｌからなるソース電極
を示している。
【００２１】また、Ｅ１は、ソース・ドレイン間に電圧
を加え、チャネル層に電流を流すために用いる第１の電
源であり、Ｅ２は、ソース・ゲート間に電圧を加え、ソ
ース・ドレイン間に加えられる電圧並びにチャネル層に
流れる電流を制御するために用いる第２の電源である。
この時、ソース電極及びドレイン電極間の電界が１×１
０4Ｖ／ｃｍ2以上、ａ−Ｓｉ膜（２）を通過する電流が
１×１０5Ａ／ｃｍ2以上となるように電圧が印加され
る。
を加え、チャネル層に電流を流すために用いる第１の電
源であり、Ｅ２は、ソース・ゲート間に電圧を加え、ソ
ース・ドレイン間に加えられる電圧並びにチャネル層に
流れる電流を制御するために用いる第２の電源である。
この時、ソース電極及びドレイン電極間の電界が１×１
０4Ｖ／ｃｍ2以上、ａ−Ｓｉ膜（２）を通過する電流が
１×１０5Ａ／ｃｍ2以上となるように電圧が印加され
る。
【００２２】図２は、この構造変質工程における処理条
件を３つの実施例について示している。
件を３つの実施例について示している。
【００２３】すなわち、第１の実施例である「連続処理
１」による方法では、第１の電源（Ｅ１）並びに第２の
電源（Ｅ２）が一定した電圧を印加し、ソース・ドレイ
ン間に連続的な電流を流す。また、第２の実施例である
「連続処理２」による方法では、ソース・ドレイン間に
連続的な電流を流すと同時にチャネル層の部分に均一に
光を照射する。さらに、第３の実施例である「パルス処
理」による方法では、第１の電源（Ｅ１）並びに第２の
電源（Ｅ２）がパルス的に電圧を印加し、ソース・ドレ
イン間に間欠的に電流を流す。
１」による方法では、第１の電源（Ｅ１）並びに第２の
電源（Ｅ２）が一定した電圧を印加し、ソース・ドレイ
ン間に連続的な電流を流す。また、第２の実施例である
「連続処理２」による方法では、ソース・ドレイン間に
連続的な電流を流すと同時にチャネル層の部分に均一に
光を照射する。さらに、第３の実施例である「パルス処
理」による方法では、第１の電源（Ｅ１）並びに第２の
電源（Ｅ２）がパルス的に電圧を印加し、ソース・ドレ
イン間に間欠的に電流を流す。
【００２４】例えば、第１の実施例である「連続処理
１」の方法では、電極幅が１００μｍでソース・ドレイ
ン間が２０μｍのＴＦＴにおいては、ソース・ドレイン
間電圧（Ｅ１）が５０Ｖ、ゲート・ソース間電圧（Ｅ
２）が５０Ｖで電流０．１Ａを１分間連続して通電す
る。
１」の方法では、電極幅が１００μｍでソース・ドレイ
ン間が２０μｍのＴＦＴにおいては、ソース・ドレイン
間電圧（Ｅ１）が５０Ｖ、ゲート・ソース間電圧（Ｅ
２）が５０Ｖで電流０．１Ａを１分間連続して通電す
る。
【００２５】図５は、このようにして得られたＴＦＴの
ゲート電圧−ドレイン電流特性を示す。また、図６は、
スレシュホールド電圧の時間変化を、本発明を用いたＴ
ＦＴの場合（６１）と本発明を用いないＴＦＴの場合
（６２）とを合わせて示すものである。これらの図によ
って示されるように、本発明によれば、時間変化に依存
しない安定したスレシュホールド電圧を持ち、かつ、易
動度の高いａ−ＳｉＴＦＴを得ることができる。
ゲート電圧−ドレイン電流特性を示す。また、図６は、
スレシュホールド電圧の時間変化を、本発明を用いたＴ
ＦＴの場合（６１）と本発明を用いないＴＦＴの場合
（６２）とを合わせて示すものである。これらの図によ
って示されるように、本発明によれば、時間変化に依存
しない安定したスレシュホールド電圧を持ち、かつ、易
動度の高いａ−ＳｉＴＦＴを得ることができる。
【００２６】さらに、第２の実施例である「連続処理
２」の方法では、チャネル層の部分に均一に光を照射す
ることによって低電圧による処理あるいは処理時間の短
縮を実現することができる。例えば、第１の実施例と同
様の構造のＴＦＴにおいては、２００ｍＷ／ｃｍ2の光
を照射すると、第１の実施例で印加したソース・ドレイ
ン間電圧（Ｅ１）５０Ｖよりも低い電圧３０Ｖで、１分
間の通電で「連続処理１」の方法を用いた場合と同等の
効果が得られる。
２」の方法では、チャネル層の部分に均一に光を照射す
ることによって低電圧による処理あるいは処理時間の短
縮を実現することができる。例えば、第１の実施例と同
様の構造のＴＦＴにおいては、２００ｍＷ／ｃｍ2の光
を照射すると、第１の実施例で印加したソース・ドレイ
ン間電圧（Ｅ１）５０Ｖよりも低い電圧３０Ｖで、１分
間の通電で「連続処理１」の方法を用いた場合と同等の
効果が得られる。
【００２７】また、第３の実施例である「パルス処理」
の方法では、パルス的に電圧を印加することによってチ
ャネル層における不要な熱の発生を押さえることができ
る。例えば、第一の実施例と同様の構造のＴＦＴにおい
ては、ソースドレイン間電圧が５０Ｖで、ゲートソース
間電圧５０Ｖを通電時間１０ｍｓｅｃで２０ｍｓｅｃ毎
に繰り返し印加すると、５分間の処理で「連続処理１」
の方法を用いた場合と同等の効果が得られる。
の方法では、パルス的に電圧を印加することによってチ
ャネル層における不要な熱の発生を押さえることができ
る。例えば、第一の実施例と同様の構造のＴＦＴにおい
ては、ソースドレイン間電圧が５０Ｖで、ゲートソース
間電圧５０Ｖを通電時間１０ｍｓｅｃで２０ｍｓｅｃ毎
に繰り返し印加すると、５分間の処理で「連続処理１」
の方法を用いた場合と同等の効果が得られる。
【００２８】以上のような方法によってａ−Ｓｉ膜の構
造を変化させた後に、窒化シリコン膜などからなる表面
パッシベーション層をプラズマＣＶＤ法によって形成す
ることにより、本発明によるＴＦＴの製造が完了する。
造を変化させた後に、窒化シリコン膜などからなる表面
パッシベーション層をプラズマＣＶＤ法によって形成す
ることにより、本発明によるＴＦＴの製造が完了する。
【００２９】尚、本発明によるＴＦＴの構造はスタガー
型であるが、逆スタガー型においても図２に示した条件
下において同様の効果を得ることができる。
型であるが、逆スタガー型においても図２に示した条件
下において同様の効果を得ることができる。
【００３０】
【発明の効果】本発明は、ＴＦＴのチャネル層に電流を
流すことによって、ジュール熱による過熱、及び、電界
により加速された電子の衝突による水素の移動とボンド
の切断再配列を生じさせる。これにより、外部より熱を
印加することなくＴＦＴのチャネル層の構造変化を生じ
させ、安定したスレシュホールド電圧を持ち、かつ、易
動度の高いａ−ＳｉＴＦＴを得ることができる。
流すことによって、ジュール熱による過熱、及び、電界
により加速された電子の衝突による水素の移動とボンド
の切断再配列を生じさせる。これにより、外部より熱を
印加することなくＴＦＴのチャネル層の構造変化を生じ
させ、安定したスレシュホールド電圧を持ち、かつ、易
動度の高いａ−ＳｉＴＦＴを得ることができる。
【図１】本発明のＴＦＴの構造変質工程に於ける電圧の
印加回路を示す図である。
印加回路を示す図である。
【図２】本発明のＴＦＴの構造変質工程に於ける処理条
件を示す図である。
件を示す図である。
【図３】本発明のＴＦＴの形成プロセスを表す図であ
る。
る。
【図４】本発明のＴＦＴのａ−Ｓｉ：Ｈ層（２）ならび
にゲート絶縁膜（３）の形成条件を表す図である。
にゲート絶縁膜（３）の形成条件を表す図である。
【図５】本発明のＴＦＴのゲード電圧−ドレイン電流特
性を表す図である。
性を表す図である。
【図６】本発明のＴＦＴと従来のＴＦＴとのスレシュホ
ールド電圧の時間変化の比較を表す図である。
ールド電圧の時間変化の比較を表す図である。
１ ガラス基板 ２ ａ−Ｓｉ膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 電極オーミック層 ６ ドレイン電極 ７ ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/20 9171−4Ｍ
Claims (5)
- 【請求項１】 アモルファス構造の半導体層と、該半導
体層に絶縁膜を介して積層されたゲート電極と、上記半
導体層に直接接続されたソース電極並びにドレイン電極
とを備えた薄膜トランジスタにおいて、 上記半導体層のチャンネル領域は、上記ソース・ドレイ
ン電極間に１×１０5Ａ／ｃｍ2以上の大電流を流す事に
よって得られる結晶化半導体にて構成した事を特徴とす
る薄膜トランジスタ。 - 【請求項２】 アモルファス構造の半導体層と、該半導
体層にゲート絶縁膜を介して積層されたゲート電極と、
上記半導体層に直接接続されたソース電極並びにドレイ
ン電極とを備えた薄膜トランジスタの製造方法に於て、 上記半導体層、ゲート絶縁膜、ゲート電極、ソース電極
並びにドレイン電極の形成工程の完了後に、上記ソース
・ドレイン電極間に１×１０5Ａ／ｃｍ2以上の電流を流
す事によって、この電流が通過する半導体層のチャネル
領域を結晶化し、アモルファス構造と多結晶構造とが混
在したチャネル領域を形成するチャネル構造変質工程を
付加した事を特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 前記ソース電極及びドレイン電極間の電
界を１×１０4Ｖ／ｃｍ2以上とすることを特徴とする請
求項２記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記薄膜構造変化工程において、ソース
・ゲート間の電圧をパルス的に印加することを特徴とす
る請求項２記載の薄膜トランジスタの製造方法。 - 【請求項５】 前記薄膜構造変化工程において、前記チ
ャネル層に光を照射しつつ、上記ソース・ドレイン電極
間に１×１０5Ａ／ｃｍ2以上の電流を流すことを特徴と
する請求項２記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP672992A JPH05190570A (ja) | 1992-01-17 | 1992-01-17 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP672992A JPH05190570A (ja) | 1992-01-17 | 1992-01-17 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190570A true JPH05190570A (ja) | 1993-07-30 |
Family
ID=11646331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP672992A Pending JPH05190570A (ja) | 1992-01-17 | 1992-01-17 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190570A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223166A (ja) * | 1999-11-30 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | 半導体薄膜の作製方法及び半導体装置の作製方法 |
| JP2007502025A (ja) * | 2003-05-27 | 2007-02-01 | ロ，ジェ−サン | シリコン薄膜の焼鈍方法およびそれから調製される多結晶シリコン薄膜 |
| JP2008172245A (ja) * | 2007-01-10 | 2008-07-24 | Samsung Electronics Co Ltd | ポリシリコンの形成方法、当該ポリシリコンを備える薄膜トランジスタ及びその形成方法 |
| JP2014116372A (ja) * | 2012-12-06 | 2014-06-26 | Fujifilm Corp | 薄膜トランジスタ及びその製造方法、結晶性酸化物半導体薄膜及びその製造方法、表示装置、並びにｘ線センサ |
-
1992
- 1992-01-17 JP JP672992A patent/JPH05190570A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223166A (ja) * | 1999-11-30 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | 半導体薄膜の作製方法及び半導体装置の作製方法 |
| JP2007502025A (ja) * | 2003-05-27 | 2007-02-01 | ロ，ジェ−サン | シリコン薄膜の焼鈍方法およびそれから調製される多結晶シリコン薄膜 |
| JP2008172245A (ja) * | 2007-01-10 | 2008-07-24 | Samsung Electronics Co Ltd | ポリシリコンの形成方法、当該ポリシリコンを備える薄膜トランジスタ及びその形成方法 |
| JP2014116372A (ja) * | 2012-12-06 | 2014-06-26 | Fujifilm Corp | 薄膜トランジスタ及びその製造方法、結晶性酸化物半導体薄膜及びその製造方法、表示装置、並びにｘ線センサ |
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