JPH0322064B2 - - Google Patents
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- JPH0322064B2 JPH0322064B2 JP56115769A JP11576981A JPH0322064B2 JP H0322064 B2 JPH0322064 B2 JP H0322064B2 JP 56115769 A JP56115769 A JP 56115769A JP 11576981 A JP11576981 A JP 11576981A JP H0322064 B2 JPH0322064 B2 JP H0322064B2
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- thin film
- gate electrode
- semiconductor thin
- substrate
- tft
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】
本発明は半導体薄膜を用いた電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
近年、多結晶又は非晶質半導体により形成され
た薄膜電界効果トランジスタ（TFT）が注目さ
れている。特に、上記半導体薄膜が低温で形成で
きる場合には、薄膜半導体装置を構成するための
基板が特に限定されず、又、従来の露光技術，エ
ツチング技術等のパターン形成法もそのまま使用
できる場合が多いなどの利点を有するため、目的
に応じて、多種多様の構造の半導体装置が実現で
きる。これらの半導体薄膜を用いた半導体装置の
機能を十分に発揮するために、同一基板内にスイ
ツチング素子や能動回路素子として、上記半導体
薄膜により形成されたTFTを設けることが多い。
これにより、半導体薄膜を用いた半導体装置の機
能的な集積化も可能となり、その応用は極めて広
くなる。第１図および第２図は従来のTFTの２
つの基本構造を概略的に示す図である。これらの
図において、１は基板、２は多結晶あるいは非晶
質半導体薄膜、３はゲート絶縁膜、４はゲート電
極、５，６はそれぞれソース、ドレイン電極であ
る。第１図のものは半導体薄膜２の同じ面側にゲ
ート電極４，ソース電極５およびドレイン電極６
が設けられ、第２図のものは半導体薄膜２の下面
側にゲート電極４，上面側にソース電極５および
ドレイン電極６が設けられている。これらの
TFTは結晶シリコンを用いたいわゆるMOSFET
と類似の電気的特性を示すがMOSFETとの動作
原理の根本的な違いは、トランジスタのチヤンネ
ルのしや断条件が、MOSFETではPN接合の逆
方向特性を利用するのに対し、TFTでは、半導
体薄膜２の高抵抗を利用する点である。チヤンネ
ルの導通状態は共に、電界効果による半導体表面
の反転あるいはキヤリア蓄積を利用する。従つ
て、これらのTFTを構成するためには、半導体
薄膜２の非導通状態での抵抗がチヤンネル形成時
の抵抗に比べ十分高いことが必要である。
た薄膜電界効果トランジスタ（TFT）が注目さ
れている。特に、上記半導体薄膜が低温で形成で
きる場合には、薄膜半導体装置を構成するための
基板が特に限定されず、又、従来の露光技術，エ
ツチング技術等のパターン形成法もそのまま使用
できる場合が多いなどの利点を有するため、目的
に応じて、多種多様の構造の半導体装置が実現で
きる。これらの半導体薄膜を用いた半導体装置の
機能を十分に発揮するために、同一基板内にスイ
ツチング素子や能動回路素子として、上記半導体
薄膜により形成されたTFTを設けることが多い。
これにより、半導体薄膜を用いた半導体装置の機
能的な集積化も可能となり、その応用は極めて広
くなる。第１図および第２図は従来のTFTの２
つの基本構造を概略的に示す図である。これらの
図において、１は基板、２は多結晶あるいは非晶
質半導体薄膜、３はゲート絶縁膜、４はゲート電
極、５，６はそれぞれソース、ドレイン電極であ
る。第１図のものは半導体薄膜２の同じ面側にゲ
ート電極４，ソース電極５およびドレイン電極６
が設けられ、第２図のものは半導体薄膜２の下面
側にゲート電極４，上面側にソース電極５および
ドレイン電極６が設けられている。これらの
TFTは結晶シリコンを用いたいわゆるMOSFET
と類似の電気的特性を示すがMOSFETとの動作
原理の根本的な違いは、トランジスタのチヤンネ
ルのしや断条件が、MOSFETではPN接合の逆
方向特性を利用するのに対し、TFTでは、半導
体薄膜２の高抵抗を利用する点である。チヤンネ
ルの導通状態は共に、電界効果による半導体表面
の反転あるいはキヤリア蓄積を利用する。従つ
て、これらのTFTを構成するためには、半導体
薄膜２の非導通状態での抵抗がチヤンネル形成時
の抵抗に比べ十分高いことが必要である。
なお、第１図，第２図のTFTにおいて、ソー
ス電極５，ドレイン電極６と半導体薄膜２のコン
クタト部に不純物ドープにより抵抗を下げた半導
体薄膜を設けて、良好なオーミツクコンタクトを
とりTFT特性を向上させる場合もある。又、基
板１が導電性材料であるときは、その表面に絶縁
層を設けて絶縁性基板として用いる。
ス電極５，ドレイン電極６と半導体薄膜２のコン
クタト部に不純物ドープにより抵抗を下げた半導
体薄膜を設けて、良好なオーミツクコンタクトを
とりTFT特性を向上させる場合もある。又、基
板１が導電性材料であるときは、その表面に絶縁
層を設けて絶縁性基板として用いる。
さて、これらのTFTは多結晶又は非晶質半導
体薄膜を用いるため、結晶半導体に比べ、キヤリ
アとなる電子や正孔の移動度が低くなる。特に非
晶質半導体では顕著である。このため、結晶半導
体材料を用いたMOSFETに比べ、TFTの動作周
波数の限界はかなり低くなつてしまう。また、こ
のようなTFTを複数個集積化した場合には、そ
の動作速度は、上記動作周波数の限界よりも一般
にかなり遅くなる。これは、主に配線やトランジ
スタ構造に基づく寄生容量のための時間遅れが原
因となる。TFTでは、絶縁体の基板を使用でき
るため、配線と基板間の寄生容量をさけることは
容易であるが、第１図あるいは第２図の構造で
は、ソース・ゲート間あるいはドレイン・ゲート
間の電極の重なりによる寄生容量の影響が大き
い。一般に、寄生容量を有するTFTを含む回路
の動作速度を上げるためには、TFTのON状態に
おける抵抗を下げればよいが、このためには
TFTの電流路の幅（チヤンネル幅）を大きくす
る必要がある。この場合従来構造のTFTでは、
寄生容量もチヤンネル幅に比例して増えるため、
本質的な動作速度の向上とはならない。
体薄膜を用いるため、結晶半導体に比べ、キヤリ
アとなる電子や正孔の移動度が低くなる。特に非
晶質半導体では顕著である。このため、結晶半導
体材料を用いたMOSFETに比べ、TFTの動作周
波数の限界はかなり低くなつてしまう。また、こ
のようなTFTを複数個集積化した場合には、そ
の動作速度は、上記動作周波数の限界よりも一般
にかなり遅くなる。これは、主に配線やトランジ
スタ構造に基づく寄生容量のための時間遅れが原
因となる。TFTでは、絶縁体の基板を使用でき
るため、配線と基板間の寄生容量をさけることは
容易であるが、第１図あるいは第２図の構造で
は、ソース・ゲート間あるいはドレイン・ゲート
間の電極の重なりによる寄生容量の影響が大き
い。一般に、寄生容量を有するTFTを含む回路
の動作速度を上げるためには、TFTのON状態に
おける抵抗を下げればよいが、このためには
TFTの電流路の幅（チヤンネル幅）を大きくす
る必要がある。この場合従来構造のTFTでは、
寄生容量もチヤンネル幅に比例して増えるため、
本質的な動作速度の向上とはならない。
本発明は上記事情を考慮してなされたもので、
各電極間の寄生容量を極力小さくして動作速度を
従来の場合よりも格段に向上させた実用性の高
TFTを提供するものである。
各電極間の寄生容量を極力小さくして動作速度を
従来の場合よりも格段に向上させた実用性の高
TFTを提供するものである。
本発明に係るTFTの特徴は、第１に、ゲート
電極とソースおよびドレイン電極との間に間隙を
設け、これらは電極間の重なりを完全になくす
る。この場合、ゲート電極とソースおよドレイン
電極との間隙部の半導体薄膜はゲート電極による
制御を受けないためこのままでは常に高抵抗状態
に保たれ、オン抵抗が十分下がらない。そこで本
発明においては、第２に、ゲート電極とソースお
よびドレイン電極との間隙部に光を照射し、その
部分の半導体薄膜を低抵抗状態としてトランジス
タ動作を行わせることを特徴とする。
電極とソースおよびドレイン電極との間に間隙を
設け、これらは電極間の重なりを完全になくす
る。この場合、ゲート電極とソースおよドレイン
電極との間隙部の半導体薄膜はゲート電極による
制御を受けないためこのままでは常に高抵抗状態
に保たれ、オン抵抗が十分下がらない。そこで本
発明においては、第２に、ゲート電極とソースお
よびドレイン電極との間隙部に光を照射し、その
部分の半導体薄膜を低抵抗状態としてトランジス
タ動作を行わせることを特徴とする。
従つて本発明によれば、ゲート電極とソースお
よびドレイン電極との間の寄生容量を極力小さく
して、TFTおよびこれを含む回路の動作速度の
向上を図ることができる。また、ゲート電極とソ
ースおよびドレイン電極の間に間隙を設けるた
め、これら電極の位置合せが容易になる。なお、
本発明における半導体薄膜は、光を照射したとき
の導電率σpが光を照射しないときの導電率σdに比
べ十分大きくなる性質を有し、かつ、σdが十分小
さく所望のTFTのチヤンネルしや断状態を実現
するに十分なものでなければならない。具体的に
規定すれば、σpはσdの50倍程度以上が望ましく、
このような条件を満たすように照射光も調整す
る。同時に、ゲート電極とソース電極間距離lgs
及びゲート電極とドレイン電極間距離lgdは、ゲ
ート電極の幅（TFTのチヤンネル方向の長さ）
lggに対して、lgs＋lgd≦１／２lggを満足するよう に構成すれば、TFTのオン状態，オフ状態のチ
ヤンネルの抵抗比Roff／Ronを約100倍程度以上
確保でき、良好な特性を得ることができる。
よびドレイン電極との間の寄生容量を極力小さく
して、TFTおよびこれを含む回路の動作速度の
向上を図ることができる。また、ゲート電極とソ
ースおよびドレイン電極の間に間隙を設けるた
め、これら電極の位置合せが容易になる。なお、
本発明における半導体薄膜は、光を照射したとき
の導電率σpが光を照射しないときの導電率σdに比
べ十分大きくなる性質を有し、かつ、σdが十分小
さく所望のTFTのチヤンネルしや断状態を実現
するに十分なものでなければならない。具体的に
規定すれば、σpはσdの50倍程度以上が望ましく、
このような条件を満たすように照射光も調整す
る。同時に、ゲート電極とソース電極間距離lgs
及びゲート電極とドレイン電極間距離lgdは、ゲ
ート電極の幅（TFTのチヤンネル方向の長さ）
lggに対して、lgs＋lgd≦１／２lggを満足するよう に構成すれば、TFTのオン状態，オフ状態のチ
ヤンネルの抵抗比Roff／Ronを約100倍程度以上
確保でき、良好な特性を得ることができる。
以下、具体的な実施例につき、本発明の詳細を
説明する。第３図は本発明の一実施例のTFTの
断面構造図である。これはまず、透明ガラス基板
１１上にSiH4のグロー放電分解法により厚さ
3000Åの非晶質シリコン薄膜１２を堆積させ、こ
れを良く知られた露光技術及びエツチング技術
（以下パターン形成技術と呼ぶ）により所望のパ
ターンに形成する。次に、ゲート絶縁膜としてス
パツタによる厚さ3000ÅのSiO2膜１３を堆積さ
せ、これにコンクタトホールを形成し、最に厚さ
6000ÅのAl膜を蒸着し、パターン形成技術によ
り図示のようなゲート電極１４，ソース電極１５
およびドレイン電極１６を形成して得られる。こ
のTFTは、Alからなる不透明なゲート電極１４
をマスクとして方から光を照射した状態で動作さ
せる。
説明する。第３図は本発明の一実施例のTFTの
断面構造図である。これはまず、透明ガラス基板
１１上にSiH4のグロー放電分解法により厚さ
3000Åの非晶質シリコン薄膜１２を堆積させ、こ
れを良く知られた露光技術及びエツチング技術
（以下パターン形成技術と呼ぶ）により所望のパ
ターンに形成する。次に、ゲート絶縁膜としてス
パツタによる厚さ3000ÅのSiO2膜１３を堆積さ
せ、これにコンクタトホールを形成し、最に厚さ
6000ÅのAl膜を蒸着し、パターン形成技術によ
り図示のようなゲート電極１４，ソース電極１５
およびドレイン電極１６を形成して得られる。こ
のTFTは、Alからなる不透明なゲート電極１４
をマスクとして方から光を照射した状態で動作さ
せる。
例えばゲート電極１４の幅をlgg＝20μm、ソー
ス電極１５とゲート電極１４の間隔lgs及びドレ
イン電極１６とゲート電極１４の間隔lgdをlgs＝
lgd＝3μmとし、非晶質シリコン薄膜１２のσpが
σdの約1000倍となる光をTFTのゲート電極１４
側から照射した状態でTFT特性を測定すると、
TFTのチヤンネルの導通状態（ON状態）及びし
や断状態（CFF状態）におけるチヤンネル抵抗
Rpo，Rpffの比Rpff／Rpoとして約3000が得られた。
また電極間の寄生容量が小さく、高速動作が可能
であつた。なお、基板裏面側からの光の反射があ
るときは、上記Rpff／Rpo比が下がるので、光の
反射が少なくなるような状態で使用することが望
ましい。またこの実施例の場合、光の照射を上方
より行うので基板１１として透明ガラスでなく不
透明材料を用いることができる。
ス電極１５とゲート電極１４の間隔lgs及びドレ
イン電極１６とゲート電極１４の間隔lgdをlgs＝
lgd＝3μmとし、非晶質シリコン薄膜１２のσpが
σdの約1000倍となる光をTFTのゲート電極１４
側から照射した状態でTFT特性を測定すると、
TFTのチヤンネルの導通状態（ON状態）及びし
や断状態（CFF状態）におけるチヤンネル抵抗
Rpo，Rpffの比Rpff／Rpoとして約3000が得られた。
また電極間の寄生容量が小さく、高速動作が可能
であつた。なお、基板裏面側からの光の反射があ
るときは、上記Rpff／Rpo比が下がるので、光の
反射が少なくなるような状態で使用することが望
ましい。またこの実施例の場合、光の照射を上方
より行うので基板１１として透明ガラスでなく不
透明材料を用いることができる。
第４図は本発明の別の実施例のTFTを示す断
面構造図で第３図と対応する部分には第３図と同
一番号を付してある。この実施例の構造は、透明
ガラス基板１１上にまず厚さ1000ÅのAl膜を蒸
着しパターン形成技術によりゲート電極１４を形
成する。次に、スパツタにより厚さ3000Åの
SiO2膜１３を堆積させ、しかる後、SiF4，SiH4
のグロー放電分解法により厚さ5000Åの非晶質シ
リコン薄膜１２を堆積し、実施例１と同様なパタ
ーン形成技術により、これを所定のパターンに形
成する。次に厚さ5000ÅのAlを蒸着し、パター
ン形成技術によりソース電極１５，ドレイン電極
１６を形成して得られる。この実施例のものは、
基板１１の裏面からゲート電極をマスクとして光
の照射を行いながらトランジスタ動作をさせる。
面構造図で第３図と対応する部分には第３図と同
一番号を付してある。この実施例の構造は、透明
ガラス基板１１上にまず厚さ1000ÅのAl膜を蒸
着しパターン形成技術によりゲート電極１４を形
成する。次に、スパツタにより厚さ3000Åの
SiO2膜１３を堆積させ、しかる後、SiF4，SiH4
のグロー放電分解法により厚さ5000Åの非晶質シ
リコン薄膜１２を堆積し、実施例１と同様なパタ
ーン形成技術により、これを所定のパターンに形
成する。次に厚さ5000ÅのAlを蒸着し、パター
ン形成技術によりソース電極１５，ドレイン電極
１６を形成して得られる。この実施例のものは、
基板１１の裏面からゲート電極をマスクとして光
の照射を行いながらトランジスタ動作をさせる。
例えばゲート電極１４の幅lgg＝20μm，ゲート
電極１４とソース電極１５及びドレイン電極間の
間隔lgs＝lgd＝4μmとし、非晶質シリコン薄膜１
２のσpがσdの約500倍となる光を透明ガラス基板
１１の裏面側からTFT領域に照射した状態で
TFT特性を測定すると、TFTのオン，オフ時の
チヤンネル抵抗比Rpff／Rpoは約1000となつた。
又、電極間の寄生容量は従来構造のTFTに比べ
ほぼ無視できる程度に小さくなり、従つて高速動
作が可能であつた。
電極１４とソース電極１５及びドレイン電極間の
間隔lgs＝lgd＝4μmとし、非晶質シリコン薄膜１
２のσpがσdの約500倍となる光を透明ガラス基板
１１の裏面側からTFT領域に照射した状態で
TFT特性を測定すると、TFTのオン，オフ時の
チヤンネル抵抗比Rpff／Rpoは約1000となつた。
又、電極間の寄生容量は従来構造のTFTに比べ
ほぼ無視できる程度に小さくなり、従つて高速動
作が可能であつた。
第５図は更に別の実施例のTFTの断面図であ
る。この実施例では、非晶質シリコン薄膜１２の
両面にそれぞれSiO2膜１３1，１３2を介して同形
状のゲート電極１４1，１４2を配設している。こ
の実施例によれば、ゲート電極１４1，１４2を共
にAl等の不透明材料とすることで、基板１１の
表裏面いずれの側から光の照射を行つてもよい。
またゲート電極１４1，１４2は双方ともゲート電
極として用いることは必ずしも必要ではなく、一
方は単にマスクとしてのみ用いられるようにして
もよい。この実施例によつても、第３図あるいは
第４図と同様の効果が得られる。
る。この実施例では、非晶質シリコン薄膜１２の
両面にそれぞれSiO2膜１３1，１３2を介して同形
状のゲート電極１４1，１４2を配設している。こ
の実施例によれば、ゲート電極１４1，１４2を共
にAl等の不透明材料とすることで、基板１１の
表裏面いずれの側から光の照射を行つてもよい。
またゲート電極１４1，１４2は双方ともゲート電
極として用いることは必ずしも必要ではなく、一
方は単にマスクとしてのみ用いられるようにして
もよい。この実施例によつても、第３図あるいは
第４図と同様の効果が得られる。
なお、本発明は上記実施例に限定されない。例
えば半導体薄膜は非晶質シリコンに限らず、Ge
やGexSi1-x，SixC1-x等の化合物であつてもよく、
更に、高い比抵抗を有するCdS，CdSe等の半導
体薄膜や、多結晶半導体薄膜であつてもよい。
又、これらの半導体薄膜の形成法は、スパツタ，
蒸着，熱分解法などでもよい。又、ゲート絶縁膜
はSiO2に限らずSi3N4その他の絶縁体でもよい。
又、ソース・ドレイン電極は、他の金属あるいは
透明導電膜であつてもよいし、ゲート電極は照射
光によるマスク効果をもつ不透明材料であればや
はり他の金属でよい。
えば半導体薄膜は非晶質シリコンに限らず、Ge
やGexSi1-x，SixC1-x等の化合物であつてもよく、
更に、高い比抵抗を有するCdS，CdSe等の半導
体薄膜や、多結晶半導体薄膜であつてもよい。
又、これらの半導体薄膜の形成法は、スパツタ，
蒸着，熱分解法などでもよい。又、ゲート絶縁膜
はSiO2に限らずSi3N4その他の絶縁体でもよい。
又、ソース・ドレイン電極は、他の金属あるいは
透明導電膜であつてもよいし、ゲート電極は照射
光によるマスク効果をもつ不透明材料であればや
はり他の金属でよい。
第１図および第２図は従来のTFTの基本構造
を示す断面図、第３図は本発明の一実施例の
TFTを示す断面図、第４図は別の実施例のTFT
を示す断面図、第５図は更に別の実施例のTFT
を示す断面図である。 １１……透明ガラス基板、１２……非晶質シリ
コン薄膜、１３，１３1，１３2……SiO2膜、１
４，１４1，１４2……ゲート電極、１５……ソー
ス電極、１６……ドレイン電極。
を示す断面図、第３図は本発明の一実施例の
TFTを示す断面図、第４図は別の実施例のTFT
を示す断面図、第５図は更に別の実施例のTFT
を示す断面図である。 １１……透明ガラス基板、１２……非晶質シリ
コン薄膜、１３，１３1，１３2……SiO2膜、１
４，１４1，１４2……ゲート電極、１５……ソー
ス電極、１６……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 所定の基板上に堆積された半導体薄膜と、こ
の半導体薄膜の少くとも一方の面にゲート絶縁膜
を介して配設されたゲート電極と、前記半導体薄
膜のいずれか一方の面に接して前記ゲート電極の
幅より広い間隔をもつてゲート電極と重ならない
ように配設されたソースおよびドレイン電極とを
有し、前記ゲート電極とソースおよびドレイン電
極との間隙部の前記半導体薄膜に光を照射した状
態で動作させることを特徴とする薄膜電界効果ト
ランジスタ。 ２ ゲート電極は不透明材料からなり、かつ基板
上に堆積された半導体薄膜の上面にゲート絶縁膜
を介して配設され、このゲート電極をマスクとし
て前記半導体薄膜の上面側から光の照射を行うよ
うにした特許請求の範囲第１項記載の薄膜電界効
果トランジスタ。 ３ 基板は透明材料からなり、この基板上に不透
明材料からなるゲート電極が形成されその上にゲ
ート絶縁膜を介して半導体薄膜が堆積され、前記
基板の裏面側から前記ゲート電極をマスクとして
光の照射を行うようにした特許請求の範囲第１項
記載の薄膜電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115769A JPS5816570A (ja) | 1981-07-23 | 1981-07-23 | 薄膜電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115769A JPS5816570A (ja) | 1981-07-23 | 1981-07-23 | 薄膜電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816570A JPS5816570A (ja) | 1983-01-31 |
| JPH0322064B2 true JPH0322064B2 (ja) | 1991-03-26 |
Family
ID=14670589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115769A Granted JPS5816570A (ja) | 1981-07-23 | 1981-07-23 | 薄膜電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816570A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122361U (ja) * | 1983-02-07 | 1984-08-17 | スガツネ工業株式会社 | 閉扉保持用蝶番 |
| JPS62198155A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 薄膜イメ−ジセンサ |
| JPS63193578A (ja) * | 1987-02-06 | 1988-08-10 | Fuji Xerox Co Ltd | 電界効果型非晶質シリコン・フオトトランジスタ |
| JPH0216777A (ja) * | 1988-07-05 | 1990-01-19 | Seikosha Co Ltd | 半導体光検出装置 |
| JP2726786B2 (ja) * | 1992-09-28 | 1998-03-11 | 株式会社フロンテック | 薄膜トランジスタと液晶表示装置および薄膜トランジスタの製造方法 |
| JP2008098638A (ja) * | 2006-10-09 | 2008-04-24 | Korea Electronics Telecommun | カルコゲナイド層を持つ薄膜トランジスタ及びその製造方法 |
| JP2010135384A (ja) * | 2008-12-02 | 2010-06-17 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置 |
-
1981
- 1981-07-23 JP JP56115769A patent/JPS5816570A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5816570A (ja) | 1983-01-31 |
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