JPH059941B2 - - Google Patents
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- JPH059941B2 JPH059941B2 JP57051421A JP5142182A JPH059941B2 JP H059941 B2 JPH059941 B2 JP H059941B2 JP 57051421 A JP57051421 A JP 57051421A JP 5142182 A JP5142182 A JP 5142182A JP H059941 B2 JPH059941 B2 JP H059941B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
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- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体薄膜を用いた電界効果トランジ
スタの製造方法に関する。
スタの製造方法に関する。
近年、多結晶又は非晶質半導体により形成され
た薄膜電界効果トランジスタ（TFT）が注目さ
れている。特に、上記半導体薄膜が低温で形成で
きる場合には、薄膜半導体装置を構成するための
基板が特に限定されず、又、従来の露光技術、エ
ツチング技術等のパターン形成法そのまま使用で
きる場合が多いなどの利点を有するため、目的に
応じて、多種多様の構造の半導体装置が実現でき
る。これらの半導体薄膜を用いた半導体装置の機
能を十分に発揮するために、同一基板内にスイツ
チング素子や能動回路素子として、上記半導体薄
膜により形成されたTFTを設けることが多い。
た薄膜電界効果トランジスタ（TFT）が注目さ
れている。特に、上記半導体薄膜が低温で形成で
きる場合には、薄膜半導体装置を構成するための
基板が特に限定されず、又、従来の露光技術、エ
ツチング技術等のパターン形成法そのまま使用で
きる場合が多いなどの利点を有するため、目的に
応じて、多種多様の構造の半導体装置が実現でき
る。これらの半導体薄膜を用いた半導体装置の機
能を十分に発揮するために、同一基板内にスイツ
チング素子や能動回路素子として、上記半導体薄
膜により形成されたTFTを設けることが多い。
第１図および第２図は従来のTFTの２つの基
本構造を概略的に示す図である。これらの図にお
いて１は基板、２は多結晶あるいは非晶質半導体
薄膜、３はゲート絶縁膜、４はゲート電極、５，
６はそれぞれソース、ドレイン金属電極である。
第１図のものは半導体薄膜２の同じ面側にゲート
電極４、ソース電極５およびドレイン電極６が設
けられ、第２図のものは半導体薄膜２の下面側に
ゲート電極４、上面側にソース電極５およびドレ
イン電極６が設けられている。これらのTFTは
結晶シリコンを用いたいわゆるMOSFETと類似
の電気的特性を示すが、MOSFETとの動作原理
の根本的な違いはトランジスタのチヤンネルの遮
断条件が、MOSFETではPN接合の逆方向特性
を利用するのに対しTFTでは半導体薄膜２の高
抵抗を利用する点である。チヤンネル導通状態は
共に、電極効果による半導体表面の反転あるいは
キヤリヤ蓄積を利用する。従つて、これらの
TFTを構成するためには半導体薄膜２の非導通
状態での抵抗がチヤンネル形成時の抵抗に比べ十
分高いことが必要である。
本構造を概略的に示す図である。これらの図にお
いて１は基板、２は多結晶あるいは非晶質半導体
薄膜、３はゲート絶縁膜、４はゲート電極、５，
６はそれぞれソース、ドレイン金属電極である。
第１図のものは半導体薄膜２の同じ面側にゲート
電極４、ソース電極５およびドレイン電極６が設
けられ、第２図のものは半導体薄膜２の下面側に
ゲート電極４、上面側にソース電極５およびドレ
イン電極６が設けられている。これらのTFTは
結晶シリコンを用いたいわゆるMOSFETと類似
の電気的特性を示すが、MOSFETとの動作原理
の根本的な違いはトランジスタのチヤンネルの遮
断条件が、MOSFETではPN接合の逆方向特性
を利用するのに対しTFTでは半導体薄膜２の高
抵抗を利用する点である。チヤンネル導通状態は
共に、電極効果による半導体表面の反転あるいは
キヤリヤ蓄積を利用する。従つて、これらの
TFTを構成するためには半導体薄膜２の非導通
状態での抵抗がチヤンネル形成時の抵抗に比べ十
分高いことが必要である。
さて、これらのTFTは多結晶又は非晶質半導
体薄膜を用いるため結晶半導体に比べ、キヤリヤ
となる電子や正孔の移動度が低くなる。特に非晶
質半導体では顕著である。このため、結晶半導体
材料を用いたMOSFETに比べ、TFTの動作周波
数の限界はかなり低くなつてしまう。また、この
ようなTFTを基板上に複数個集積化した場合に
は、その動作速度は、上記動作周波数の限界より
も一般にかなり遅くなる。これは、主に配線やト
ランジスタ構造に基づく寄生容量のための時間遅
れが原因となる。TFTでは、絶縁体の基板を使
用できるため、配線と基板間の寄生容量をさける
ことは容易であるが、第１図あるいは第２図の構
造では、ソース・ゲート間あるいはドレイン・ゲ
ート間の電極の重なりによる寄生容量の影響が大
きい。一般に、寄生容量を有するTFTを含む回
路の動作速度を上げるためには、TFTのON状態
における抵抗を下げればよいが、このためには
TFTの電流路の幅（チヤンネル幅）を大きくす
る必要がある。この場合従来構造のTFTでは、
寄生容量もチヤンネル幅に比例して増えるため、
本質鉄な動作速度の向上とはならない。
体薄膜を用いるため結晶半導体に比べ、キヤリヤ
となる電子や正孔の移動度が低くなる。特に非晶
質半導体では顕著である。このため、結晶半導体
材料を用いたMOSFETに比べ、TFTの動作周波
数の限界はかなり低くなつてしまう。また、この
ようなTFTを基板上に複数個集積化した場合に
は、その動作速度は、上記動作周波数の限界より
も一般にかなり遅くなる。これは、主に配線やト
ランジスタ構造に基づく寄生容量のための時間遅
れが原因となる。TFTでは、絶縁体の基板を使
用できるため、配線と基板間の寄生容量をさける
ことは容易であるが、第１図あるいは第２図の構
造では、ソース・ゲート間あるいはドレイン・ゲ
ート間の電極の重なりによる寄生容量の影響が大
きい。一般に、寄生容量を有するTFTを含む回
路の動作速度を上げるためには、TFTのON状態
における抵抗を下げればよいが、このためには
TFTの電流路の幅（チヤンネル幅）を大きくす
る必要がある。この場合従来構造のTFTでは、
寄生容量もチヤンネル幅に比例して増えるため、
本質鉄な動作速度の向上とはならない。
本発明は上記の点に鑑み、ゲート電極とソース
ドレイン電極とを自己整合させてTFT回路の動
作速度の向上を図り、素子の微細化と高集積化を
可能とするTFTの製造方法を提供するものであ
る。又、ソース・ドレイン電極のコンタクト抵抗
を下げて特性を向上させる事を第２の目的とす
る。
ドレイン電極とを自己整合させてTFT回路の動
作速度の向上を図り、素子の微細化と高集積化を
可能とするTFTの製造方法を提供するものであ
る。又、ソース・ドレイン電極のコンタクト抵抗
を下げて特性を向上させる事を第２の目的とす
る。
本発明においては、基板上にまず所定パターン
のゲート電極を形成し、この上にゲート絶縁膜を
介してソース、ドレイン電極を形成し、その上に
半導体薄膜を堆積する。この場合、基板とゲート
絶縁膜を透明材料とし、ゲート電極を不透明材料
として、ゲート絶縁膜上にソース・ドレイン電極
となる透明導電膜及び膜厚30〜1000Åの不純物添
加非晶質シリコン薄膜を形成する。このソース、
ドレイン電極を基板裏面からの露光を利用してゲ
ート電極に自己整合させてパターニングする。即
ちその上にレジストを塗布してフオトエツチング
工程により基板裏面からゲート電極をマスクとし
て露光し、これを現像して、透明導電膜及び膜厚
30〜1000Åの不純物添加非晶質シリコン薄膜をゲ
ート電極に自己整合されたソース、ドレイン電極
としてパターニングする。
のゲート電極を形成し、この上にゲート絶縁膜を
介してソース、ドレイン電極を形成し、その上に
半導体薄膜を堆積する。この場合、基板とゲート
絶縁膜を透明材料とし、ゲート電極を不透明材料
として、ゲート絶縁膜上にソース・ドレイン電極
となる透明導電膜及び膜厚30〜1000Åの不純物添
加非晶質シリコン薄膜を形成する。このソース、
ドレイン電極を基板裏面からの露光を利用してゲ
ート電極に自己整合させてパターニングする。即
ちその上にレジストを塗布してフオトエツチング
工程により基板裏面からゲート電極をマスクとし
て露光し、これを現像して、透明導電膜及び膜厚
30〜1000Åの不純物添加非晶質シリコン薄膜をゲ
ート電極に自己整合されたソース、ドレイン電極
としてパターニングする。
本発明によれば、ゲート電極とソース、ドレイ
ン電極との間の寄生容量が小さく、高速動作が可
能となるだけでなく、TFT回路の微細化、高集
積化を図ることができ、又、不純物添加半導体膜
により良好なオーミツクコンタクトが取れる。
ン電極との間の寄生容量が小さく、高速動作が可
能となるだけでなく、TFT回路の微細化、高集
積化を図ることができ、又、不純物添加半導体膜
により良好なオーミツクコンタクトが取れる。
以下、本発明の実施例を第３図ａ〜ｄを用いて
説明する。まず透明ガラス基板１１上に厚さ1000
ÅのAlのスパツター、パターニングによりゲー
ト電極１２を形成し、次いで透明なゲート絶縁膜
としてスパツターにより厚さ3000Åの酸化シリコ
ン膜１３を堆積させ、更にスパツターで約1000Å
のインジウム、スズ酸化膜１４ａを堆積させ、し
かる後にSiH4とPH3のグロー放電分解により、
Ｐ（リン）を1019〜５×1021／cm2添加した厚さ30
〜1000Å例えば約200Åの非晶質シリコン膜１４
ｂを堆積させる。次にネガ形レジスト（東京応化
OMR−83）１５を約0.5μｍコートし、基板１１
の裏面よりゲート電極１２をマスクとして紫外光
で露光し、現像してレジストをパターニングす
る。次いで、Ｐを添加した非晶質シリコン膜及び
インジウム、スズ酸化膜をエツチングして、ゲー
ト電極に自己整合されたソース１４1、ドルイン
１４2電極を形成する。次にSiH4のグロー放電分
解により、１×105〜1011Ω・cm厚さ5000Åの非
晶質シリコン膜１６を堆積させ、これをPFP技
術により所定のパターンに形成し、最後にソース
ドレインの素子領域外の配線部を所望のパターン
に形成してTFTを完成させる。
説明する。まず透明ガラス基板１１上に厚さ1000
ÅのAlのスパツター、パターニングによりゲー
ト電極１２を形成し、次いで透明なゲート絶縁膜
としてスパツターにより厚さ3000Åの酸化シリコ
ン膜１３を堆積させ、更にスパツターで約1000Å
のインジウム、スズ酸化膜１４ａを堆積させ、し
かる後にSiH4とPH3のグロー放電分解により、
Ｐ（リン）を1019〜５×1021／cm2添加した厚さ30
〜1000Å例えば約200Åの非晶質シリコン膜１４
ｂを堆積させる。次にネガ形レジスト（東京応化
OMR−83）１５を約0.5μｍコートし、基板１１
の裏面よりゲート電極１２をマスクとして紫外光
で露光し、現像してレジストをパターニングす
る。次いで、Ｐを添加した非晶質シリコン膜及び
インジウム、スズ酸化膜をエツチングして、ゲー
ト電極に自己整合されたソース１４1、ドルイン
１４2電極を形成する。次にSiH4のグロー放電分
解により、１×105〜1011Ω・cm厚さ5000Åの非
晶質シリコン膜１６を堆積させ、これをPFP技
術により所定のパターンに形成し、最後にソース
ドレインの素子領域外の配線部を所望のパターン
に形成してTFTを完成させる。
ここで、良好なオーミツクコンタクトを得る上
では低抵抗層は30〜1000Åあれば良い。酸化シリ
コンやインジウム、スズ酸化膜等の導電膜は透明
体であるが、上記非晶質シリコン膜も充分光を透
過させる事ができる。即ち、通常ネガレジストの
分光感度域は4500Å程度以下であるが、〜1000Å
の非晶質シリコンであれば充分コントラスト高く
レジストを感光させる事が出来た。従つてソー
ス、ドレイン電極を精度良く形成する事が出来
る。
では低抵抗層は30〜1000Åあれば良い。酸化シリ
コンやインジウム、スズ酸化膜等の導電膜は透明
体であるが、上記非晶質シリコン膜も充分光を透
過させる事ができる。即ち、通常ネガレジストの
分光感度域は4500Å程度以下であるが、〜1000Å
の非晶質シリコンであれば充分コントラスト高く
レジストを感光させる事が出来た。従つてソー
ス、ドレイン電極を精度良く形成する事が出来
る。
以上説明した事から明らかな様に、本発明によ
ればソース、ドレイン電極とゲート電極間の重な
り部分をほぼなくすことができるため、これら電
極間の寄生容量を最少にし、TFT回路の動作速
度を著しく向上することができる。また、ソー
ス、ドレイン電極はゲート電極をマスクとする基
板裏面からの露光により容易にゲート電極に自己
整合させることができる。従つてまたTFT回路
の素子の微細化、高集積化を図ることができる。
ればソース、ドレイン電極とゲート電極間の重な
り部分をほぼなくすことができるため、これら電
極間の寄生容量を最少にし、TFT回路の動作速
度を著しく向上することができる。また、ソー
ス、ドレイン電極はゲート電極をマスクとする基
板裏面からの露光により容易にゲート電極に自己
整合させることができる。従つてまたTFT回路
の素子の微細化、高集積化を図ることができる。
更に、ソース、ドレイン電極をチヤネル領域の
半導体薄膜と良好にオーミツクコンタクトさせる
事が出来る。しかも不純物を添加した低抵抗半導
体薄膜を形成してからレジストを塗布するので歩
留りも良い、例えば、レジストパターン形成後、
CVD法等で堆積した低抵抗半導体薄膜をリフト
オフさせる事も考えられるが、熱によつて、レジ
ストが硬化したり半導体薄膜が汚染する等の問題
が予想される。又、半導体薄膜のリフトオフに好
適なレジストの断面形状を裏面露光で精度良く形
成するのも難しい。
半導体薄膜と良好にオーミツクコンタクトさせる
事が出来る。しかも不純物を添加した低抵抗半導
体薄膜を形成してからレジストを塗布するので歩
留りも良い、例えば、レジストパターン形成後、
CVD法等で堆積した低抵抗半導体薄膜をリフト
オフさせる事も考えられるが、熱によつて、レジ
ストが硬化したり半導体薄膜が汚染する等の問題
が予想される。又、半導体薄膜のリフトオフに好
適なレジストの断面形状を裏面露光で精度良く形
成するのも難しい。
なお、本発明は上記実施例に限定されない。例
えば半導体薄膜は、これを通してレジストを露光
できるものであれば良い。例えば、非晶質半導体
薄膜１４ｂはSiに限らず、GeやGeXSi1-X、SiX
C1-X等の化合物であつてもよく、更に高い比抵抗
を有するCdS、ZnSe、ZnS等の半導体薄膜や、多
結晶Si等これらの多結晶半導体薄膜であつてもよ
い。またソース、ドレイン電極は必ずしも積層構
造である必要はないし、上記実施例を変形して例
えば第４図に示すようにＰドープ非晶質シリコン
膜１４ｂを主体としてMo膜やインジウム、スズ
酸化膜等の導電性膜１４ａを補助的に使う構造と
してもよい。又、ゲート絶縁膜はSiO2に限らず
Si3N4やそれ以外の透明前縁膜体でもよいし、ゲ
ート電極は不透明な導電材料であればなんでもよ
い。
えば半導体薄膜は、これを通してレジストを露光
できるものであれば良い。例えば、非晶質半導体
薄膜１４ｂはSiに限らず、GeやGeXSi1-X、SiX
C1-X等の化合物であつてもよく、更に高い比抵抗
を有するCdS、ZnSe、ZnS等の半導体薄膜や、多
結晶Si等これらの多結晶半導体薄膜であつてもよ
い。またソース、ドレイン電極は必ずしも積層構
造である必要はないし、上記実施例を変形して例
えば第４図に示すようにＰドープ非晶質シリコン
膜１４ｂを主体としてMo膜やインジウム、スズ
酸化膜等の導電性膜１４ａを補助的に使う構造と
してもよい。又、ゲート絶縁膜はSiO2に限らず
Si3N4やそれ以外の透明前縁膜体でもよいし、ゲ
ート電極は不透明な導電材料であればなんでもよ
い。
第１図および第２図は従来構造のTFTの断面
図、第３図ａ〜ｄは本発明の一実施例のTFTの
製造工程を示す断面図、第４図は他の実施例によ
るTFTの断面図である。 図に於て、１１……透明ガラス、１２……ゲー
ト電極（Al）、１３……ゲート絶縁膜、１４ａ…
…透明導電膜、１４ｂ……不純物添加非晶質シリ
コン膜、１４1……ソース電極、１４2……ドレイ
ン電極、１５……レジスト膜、１６……非晶質シ
リコン膜。
図、第３図ａ〜ｄは本発明の一実施例のTFTの
製造工程を示す断面図、第４図は他の実施例によ
るTFTの断面図である。 図に於て、１１……透明ガラス、１２……ゲー
ト電極（Al）、１３……ゲート絶縁膜、１４ａ…
…透明導電膜、１４ｂ……不純物添加非晶質シリ
コン膜、１４1……ソース電極、１４2……ドレイ
ン電極、１５……レジスト膜、１６……非晶質シ
リコン膜。
Claims (1)
- 【特許請求の範囲】 １ 透明基板上にゲート電極を形成し、このゲー
ト電極を覆う様にゲート絶縁膜を形成する工程
と、 このゲート絶縁膜上にソース、ドレイン電極と
なる透明導電膜及び膜厚30〜1000Åの不純物添加
非晶質シリコン薄膜、及びネガレジスト膜をこの
順に積層形成する工程と、 基板裏面から露光するフオトエツチングにより
前記ゲート電極上を除去した前記ネガレジスト膜
のマスクを形成する工程と、 前記マスク上から行うエツチングにより、前記
透明導電膜及び膜厚30〜1000Åの不純物添加非晶
質シリコン薄膜を前記ゲート電極に自己整合して
パターニングする工程と、 前記マスクを除去した後、前記透明導電膜及び
膜厚30〜1000Åの不純物添加非晶質シリコン薄膜
からなるソース、ドレイン電極と重なる様に前記
ゲート絶縁膜上に非晶質シリコン薄膜を被着する
工程とを具備してなることを特徴とする薄膜電界
効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142182A JPS58170065A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
| DE8282106781T DE3279239D1 (en) | 1981-07-27 | 1982-07-27 | Thin-film transistor and method of manufacture therefor |
| EP82106781A EP0071244B1 (en) | 1981-07-27 | 1982-07-27 | Thin-film transistor and method of manufacture therefor |
| US06/779,648 US4700458A (en) | 1981-07-27 | 1985-09-24 | Method of manufacture thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142182A JPS58170065A (ja) | 1982-03-31 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170065A JPS58170065A (ja) | 1983-10-06 |
| JPH059941B2 true JPH059941B2 (ja) | 1993-02-08 |
Family
ID=12886454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142182A Granted JPS58170065A (ja) | 1981-07-27 | 1982-03-31 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170065A (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
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| KR100691319B1 (ko) * | 2004-09-15 | 2007-03-12 | 엘지.필립스 엘시디 주식회사 | 유기 박막 트랜지스터 및 그의 제조 방법 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730881A (en) * | 1980-07-31 | 1982-02-19 | Suwa Seikosha Kk | Active matrix substrate |
-
1982
- 1982-03-31 JP JP5142182A patent/JPS58170065A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730881A (en) * | 1980-07-31 | 1982-02-19 | Suwa Seikosha Kk | Active matrix substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58170065A (ja) | 1983-10-06 |
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