JPS6328070A - 薄膜電界効果トランジスタとその製造方法 - Google Patents
薄膜電界効果トランジスタとその製造方法Info
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- JPS6328070A JPS6328070A JP17124686A JP17124686A JPS6328070A JP S6328070 A JPS6328070 A JP S6328070A JP 17124686 A JP17124686 A JP 17124686A JP 17124686 A JP17124686 A JP 17124686A JP S6328070 A JPS6328070 A JP S6328070A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜電界効果トランジスタおよびその製造方法
、特に寄生抵抗、寄生容量の少ないセルフ・アライメン
ト型薄膜電界効果トランジスタおよびその製造方法に関
するものである。
、特に寄生抵抗、寄生容量の少ないセルフ・アライメン
ト型薄膜電界効果トランジスタおよびその製造方法に関
するものである。
従来の技術
近年、液晶表示用アクティブ・マトリクス基板に用いら
れる薄膜電界効果トランジスタ（以下、ＴＰＴと称する
）の研究開発が盛んとなってきている。
れる薄膜電界効果トランジスタ（以下、ＴＰＴと称する
）の研究開発が盛んとなってきている。
以下、図面を参照しながら、従来のＴＰＴの一例につい
て説明する。
て説明する。
第３図（＆） 、 （ｂ）はそれぞれ従来のＴＰＴの模
式的な断面と等価回路を示した図である。
式的な断面と等価回路を示した図である。
第３図（２Ｌ）において、１は例えばガラス基板のよう
な絶縁性基板である。２はゲート電極で、その上にＳｉ
Ｎ等のゲート絶縁膜３が形成されている。
な絶縁性基板である。２はゲート電極で、その上にＳｉ
Ｎ等のゲート絶縁膜３が形成されている。
さらにその上に非晶質シリコン膜４が堆積され、その表
面にソース電極７およびドレイン電極８が配設されてい
る。ソース電極７およびドレイン電極８の下にはコンタ
クトを良好にするためリンをドーピングした非晶質シリ
コン膜５が設けられている。６は非晶質シリコン層６を
保護するだめのパソシヘーシヲン膜でアル。
面にソース電極７およびドレイン電極８が配設されてい
る。ソース電極７およびドレイン電極８の下にはコンタ
クトを良好にするためリンをドーピングした非晶質シリ
コン膜５が設けられている。６は非晶質シリコン層６を
保護するだめのパソシヘーシヲン膜でアル。
以上のように構成されたＴＰＴについて、以下その動作
を説明する。まずゲート電極２に正の電圧を印加すると
、非晶質シリコン層５中に電子が誘起され低抵抗層、す
なわちチャネル１０が形成される。この状態で、ソース
電極７、ドレイン電極８間に電圧を印加すると電流がチ
ャネル１０を通して流れる。ここで、ゲート電極２に印
加されている電圧を切るとチャネル１０は消滅し、もと
の高抵抗層に戻る。このためソース電極７、ドレイン電
極８間に流れていた電流は激減する。このようにしてゲ
ート電極２に印加する電圧により、ソース電極７、ドレ
イン電極８間に流れる電流を制限することができる。
を説明する。まずゲート電極２に正の電圧を印加すると
、非晶質シリコン層５中に電子が誘起され低抵抗層、す
なわちチャネル１０が形成される。この状態で、ソース
電極７、ドレイン電極８間に電圧を印加すると電流がチ
ャネル１０を通して流れる。ここで、ゲート電極２に印
加されている電圧を切るとチャネル１０は消滅し、もと
の高抵抗層に戻る。このためソース電極７、ドレイン電
極８間に流れていた電流は激減する。このようにしてゲ
ート電極２に印加する電圧により、ソース電極７、ドレ
イン電極８間に流れる電流を制限することができる。
第３図（′ｂ）は、第３図（８−）に示したＴＰＴの等
価回路を示したものである。
価回路を示したものである。
第３図（ｂ）において１１はＴＰＴ動作をする部分、１
２は寄生容量、１３は寄生抵抗である。寄生容量１２は
主にゲート電極２とソース・ドレイン電極７，８の重な
り部分によるオーバーラツプ容量よ）構成される。また
、寄生抵抗１３は主にリンをドーピングした非晶質シリ
コン膜５の抵抗とチャネル１ｏを除く非晶質シリコン膜
４の抵抗より構成される。
２は寄生容量、１３は寄生抵抗である。寄生容量１２は
主にゲート電極２とソース・ドレイン電極７，８の重な
り部分によるオーバーラツプ容量よ）構成される。また
、寄生抵抗１３は主にリンをドーピングした非晶質シリ
コン膜５の抵抗とチャネル１ｏを除く非晶質シリコン膜
４の抵抗より構成される。
発明が解決しようとする問題点
しかしながら、上記のような構成ではＴＰＴ特性を向上
させるためＫ、ゲート絶縁膜３を薄くしたシ、あるいは
ゲート絶縁膜３にＳｉＮ膜のような比誘電率の大きな物
質を用いると寄生容量１２が無視できないくらい大きく
なってしまい、ゲート電極２に印加する電圧によって、
ソース・ドレイ／電極７，８の電位が変化してしまい突
き抜は電流が流れるという問題点があった。
させるためＫ、ゲート絶縁膜３を薄くしたシ、あるいは
ゲート絶縁膜３にＳｉＮ膜のような比誘電率の大きな物
質を用いると寄生容量１２が無視できないくらい大きく
なってしまい、ゲート電極２に印加する電圧によって、
ソース・ドレイ／電極７，８の電位が変化してしまい突
き抜は電流が流れるという問題点があった。
また、上記のように半導体層に非晶質シリコンのような
バルク抵抗の極めて大きな物質を用いた場合、上記のよ
うな構成のＴＰＴでは、非晶質シリコン膜６の膜厚数千
オングストロームに対してチャネル１０はたかだか数百
オングストロームであるため、残りの非晶質シリコン膜
６の抵抗はすべて寄生抵抗１３となり、極めて大きな値
となる。
バルク抵抗の極めて大きな物質を用いた場合、上記のよ
うな構成のＴＰＴでは、非晶質シリコン膜６の膜厚数千
オングストロームに対してチャネル１０はたかだか数百
オングストロームであるため、残りの非晶質シリコン膜
６の抵抗はすべて寄生抵抗１３となり、極めて大きな値
となる。
このため、ソース電極７とドレイン電極８間に印加した
電圧は殆ど寄生抵抗１３に印加されてしまい真のＴＰＴ
部分１１には残りのわずかの電圧しか印加されないとい
う問題点を有していた。
電圧は殆ど寄生抵抗１３に印加されてしまい真のＴＰＴ
部分１１には残りのわずかの電圧しか印加されないとい
う問題点を有していた。
本発明は上記問題点に鑑み、寄生容量、寄生抵抗の小さ
なＴＰＴとその製造方法を提供するものである。
なＴＰＴとその製造方法を提供するものである。
問題点を解決するための手段
上記問題点を解決するために、本発明のＴＰＴは、半導
体薄膜とコンタクトをとるための不純物をドーピングし
た半導体層がゲート絶縁膜と半導体薄膜の間にあシ、か
つこの半導体層の少なくともゲート電極の直上部分のも
のは自己整合的に除去されているという構成を備えたも
のである。
体薄膜とコンタクトをとるための不純物をドーピングし
た半導体層がゲート絶縁膜と半導体薄膜の間にあシ、か
つこの半導体層の少なくともゲート電極の直上部分のも
のは自己整合的に除去されているという構成を備えたも
のである。
また、上記の構成のＴＰＴを簡単に歩留りよく製造する
ために、本発明のＴＰＴの製造方法は、不純物をドーピ
ングした半導体層上に形成した感光性樹脂膜をゲート電
極裏面よシの露光により、ゲート電極真上のみ除去し、
それをマスクとして不純物をドーピングした半導体層を
エツチングし、ゲート電極に対して自己整合的に形成す
ることを特徴とする。
ために、本発明のＴＰＴの製造方法は、不純物をドーピ
ングした半導体層上に形成した感光性樹脂膜をゲート電
極裏面よシの露光により、ゲート電極真上のみ除去し、
それをマスクとして不純物をドーピングした半導体層を
エツチングし、ゲート電極に対して自己整合的に形成す
ることを特徴とする。
作用
本発明は、上記した構成によって半導体層のパルク抵抗
を介さずにチャネル部とコンタクトをとることができ寄
生抵抗を大きく減少させることができる。また、上記し
た製造方法を採用することによって、不純物をドーピン
グした半導体層、すなわちソース・ドレイン電極はゲー
ト電極に対して自己整合的に形成されるので、ゲート電
極とソース・ドレイン電極の重なりを殆どなくすことが
できる。このため寄生容量の小さなＴＰＴを製造するこ
とができる。
を介さずにチャネル部とコンタクトをとることができ寄
生抵抗を大きく減少させることができる。また、上記し
た製造方法を採用することによって、不純物をドーピン
グした半導体層、すなわちソース・ドレイン電極はゲー
ト電極に対して自己整合的に形成されるので、ゲート電
極とソース・ドレイン電極の重なりを殆どなくすことが
できる。このため寄生容量の小さなＴＰＴを製造するこ
とができる。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明のＴＰＴの一実施例である。第３図（ａ
）中の従来の構造と対応するところには同じ番号をつけ
である。第３図（＆）との違いはリンをドーピングした
非晶質シリコンよりなる半導体層４１Ｌがゲート絶縁膜
３と非晶質シリコンよシなる半導体薄膜５ａの間に形成
されており、しかもゲート電極２の直上部分は自己整合
的に除去されていることである。
）中の従来の構造と対応するところには同じ番号をつけ
である。第３図（＆）との違いはリンをドーピングした
非晶質シリコンよりなる半導体層４１Ｌがゲート絶縁膜
３と非晶質シリコンよシなる半導体薄膜５ａの間に形成
されており、しかもゲート電極２の直上部分は自己整合
的に除去されていることである。
このことにより、半導体層４ａとして非晶質シリコンを
用いた場合、オフ抵抗が太きくしかも寄生抵抗、寄生容
量の小さいＴＰＴを実現することができる。
用いた場合、オフ抵抗が太きくしかも寄生抵抗、寄生容
量の小さいＴＰＴを実現することができる。
次に本発明のＴＰＴの製造方法の実施例について図面を
参照しながら説明する。
参照しながら説明する。
第２図（ｉＬ）〜（ｇ）は、本発明のＴＰＴの製造方法
の一実施例である。まず、第２図（ａ）に示すように、
あらかじめゲート電極２を形成した基板１上に、ゲート
絶縁膜３としてＳｉＮ膜を窒素とアンモニアとシランの
混合ガスのグロー放電分解法により４０００人堆積する
。なお、ここでゲート電極２は、まず基板１上にＯｒを
スパッタリング法により１０００人堆積し、その後通常
のフォトリングラフィ法により所定の形状にパターニン
グして形成した。
の一実施例である。まず、第２図（ａ）に示すように、
あらかじめゲート電極２を形成した基板１上に、ゲート
絶縁膜３としてＳｉＮ膜を窒素とアンモニアとシランの
混合ガスのグロー放電分解法により４０００人堆積する
。なお、ここでゲート電極２は、まず基板１上にＯｒを
スパッタリング法により１０００人堆積し、その後通常
のフォトリングラフィ法により所定の形状にパターニン
グして形成した。
次に第２図（ｂ）に示すように不純物をドーピングした
半導体層４ａを全面に堆積する。ここで不純物はリンを
用い、フォスフインとシランのグロー放電分解法により
１０００人堆積した。
半導体層４ａを全面に堆積する。ここで不純物はリンを
用い、フォスフインとシランのグロー放電分解法により
１０００人堆積した。
さらに第２図（Ｃ）に示すようにネガ型の感光性樹脂膜
９（以下、レジストと称する）をスピンナーにより塗布
し、その後第２図（ｄ）に示すように基板１の裏面より
紫外光を照射して露光、現像し、ゲート電極２の直上部
分のネガ型レジストを除去する。この状態で１５０℃の
オープン中で３ｏ分ポストベークし、その後第２図（６
）に示すように、ネガ型レジスト９をマスクとしてリン
をドーピングした半導体層４＆を選択エツチングする。
９（以下、レジストと称する）をスピンナーにより塗布
し、その後第２図（ｄ）に示すように基板１の裏面より
紫外光を照射して露光、現像し、ゲート電極２の直上部
分のネガ型レジストを除去する。この状態で１５０℃の
オープン中で３ｏ分ポストベークし、その後第２図（６
）に示すように、ネガ型レジスト９をマスクとしてリン
をドーピングした半導体層４＆を選択エツチングする。
次に、チャネルが形成される部分をＨＦ溶液で洗浄した
後、第２図（０に示すように半導体薄膜５ａと、ハソシ
ペーション膜６としてＳｉＮ膜をグロー放電分解法で、
それぞれ２０００人、１ｏＱ○人堆積し、その後所定の
形状に選択エツチングする。
後、第２図（０に示すように半導体薄膜５ａと、ハソシ
ペーション膜６としてＳｉＮ膜をグロー放電分解法で、
それぞれ２０００人、１ｏＱ○人堆積し、その後所定の
形状に選択エツチングする。
最後に、第２図（ｇ）に示すように、ムｌを全面に被着
した後、フォトリソグラフィ法により所定の形状にパタ
ーニングして、ソース・ドレインを極７．８を形成して
完成する。
した後、フォトリソグラフィ法により所定の形状にパタ
ーニングして、ソース・ドレインを極７．８を形成して
完成する。
以上のように本実施例によれば、リンをドーピングした
半導体層４ａをゲート電極２に対して自己整合的に、し
かもチャネルに隣接して形成できるため寄生容量、寄生
抵抗ともに小さなＴＰＴを製造することができる。
半導体層４ａをゲート電極２に対して自己整合的に、し
かもチャネルに隣接して形成できるため寄生容量、寄生
抵抗ともに小さなＴＰＴを製造することができる。
発明の効果
以上のように本発明は半導体薄膜とコンタクトをとるた
めの、不純物をドーピングした半導体層を、チャネル部
を除くゲート絶縁膜と半導体薄膜との間に、ゲート電極
に対して自己整合的に設けることにより、寄生容量、寄
生抵抗の小さなＴＰＴを実現することができる。また、
本発明のＴＰＴの半導体層に非晶質シリコンを用いるこ
とにより寄生抵抗が小さいままでオフ抵抗の大きなＴＰ
Ｔを実現することができる。
めの、不純物をドーピングした半導体層を、チャネル部
を除くゲート絶縁膜と半導体薄膜との間に、ゲート電極
に対して自己整合的に設けることにより、寄生容量、寄
生抵抗の小さなＴＰＴを実現することができる。また、
本発明のＴＰＴの半導体層に非晶質シリコンを用いるこ
とにより寄生抵抗が小さいままでオフ抵抗の大きなＴＰ
Ｔを実現することができる。
次に本発明の製造方法を用いることにより容易に高い歩
留りでゲート電極に対して自己整合的に形成されたソー
ス・ドレイン電極を形成することができる。
留りでゲート電極に対して自己整合的に形成されたソー
ス・ドレイン電極を形成することができる。
第１図は本発明のＴＰＴの一実施例における模？
成約な断面図、第２図（ａ）〜（Ａは本発明のＴＰＴの
製造方法の一実施例における製造工程を示した図、第３
図（ａ）は従来のＴＰＴの模式的な断面図、第３図（′
ｂ）は第３図（ａ）のＴＰＴの等価回路を示しだ図であ
る。 １・・・・・・基板、２・・・・・・ゲート電極、３・
・・・・・ゲート絶縁膜、４ａ・・・・・・半導体層、
５＆・・・・・・半導体薄膜、６・・・・・・パッシベ
ーション膜、７・・・・・ソース電極、８・・・・・・
ドレイン電極、９・・・・・・感光性樹脂膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 ＠２図 箒 ３ 図 （σ〕 第３図 （す
製造方法の一実施例における製造工程を示した図、第３
図（ａ）は従来のＴＰＴの模式的な断面図、第３図（′
ｂ）は第３図（ａ）のＴＰＴの等価回路を示しだ図であ
る。 １・・・・・・基板、２・・・・・・ゲート電極、３・
・・・・・ゲート絶縁膜、４ａ・・・・・・半導体層、
５＆・・・・・・半導体薄膜、６・・・・・・パッシベ
ーション膜、７・・・・・ソース電極、８・・・・・・
ドレイン電極、９・・・・・・感光性樹脂膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 ＠２図 箒 ３ 図 （σ〕 第３図 （す
Claims (3)
- （１）絶縁性基板表面にゲート電極を設け、前記ゲート
電極上にゲート絶縁膜を介して半導体薄膜を堆積し、前
記半導体薄膜に、オーミック接続をとるための不純物を
ドーピングした半導体層と、金属層よりなるソース・ド
レイン電極とを配設し、前記不純物をドーピングした半
導体層が、前記ゲート絶縁膜と前記半導体薄膜の間にあ
り、かつ少なくとも前記ゲート電極の直上部分の前記不
純物をドーピングした半導体層は、自己整合的に除去さ
れている薄膜電界効果トランジスタ。 - （２）半導体薄膜は、非晶質シリコンよりなり、前記不
純物をドーピングした半導体層は不純物をドーピングし
た非晶質シリコンよりなる特許請求の範囲第１項記載の
薄膜電界効果トランジスタ。 - （３）透光性絶縁性基板表面に遮光性を有するゲート電
極を設け、前記ゲート電極上にゲート絶縁膜を設け、前
記ゲート絶縁膜上に不純物をドーピングした半導体層を
設け、前記不純物をドーピングした半導体層上に感光性
樹脂膜を設け、前記透光性絶縁性基板の裏面より露光、
現像して前記ゲート電極の直上の前記感光性樹脂膜を除
去し、前記感光性樹脂膜をマスクとして前記不純物をド
ーピングした半導体層を選択的にエッチング除去し、前
記感光性樹脂膜を除去した後、半導体薄膜及びソース・
ドレイン電極を設ける薄膜電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17124686A JPS6328070A (ja) | 1986-07-21 | 1986-07-21 | 薄膜電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17124686A JPS6328070A (ja) | 1986-07-21 | 1986-07-21 | 薄膜電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6328070A true JPS6328070A (ja) | 1988-02-05 |
Family
ID=15919757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17124686A Pending JPS6328070A (ja) | 1986-07-21 | 1986-07-21 | 薄膜電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6328070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571037B1 (ko) * | 1998-11-06 | 2006-08-30 | 삼성전자주식회사 | 박막트랜지스터 소자 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170065A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
-
1986
- 1986-07-21 JP JP17124686A patent/JPS6328070A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58170065A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
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| KR100571037B1 (ko) * | 1998-11-06 | 2006-08-30 | 삼성전자주식회사 | 박막트랜지스터 소자 제조 방법 |
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