JPH0611060B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0611060B2 JPH0611060B2 JP62208719A JP20871987A JPH0611060B2 JP H0611060 B2 JPH0611060 B2 JP H0611060B2 JP 62208719 A JP62208719 A JP 62208719A JP 20871987 A JP20871987 A JP 20871987A JP H0611060 B2 JPH0611060 B2 JP H0611060B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本考案は液晶ディスプレイのスイッチング素子等に用い
られる薄膜トランジスタとその製造方法に関する。
られる薄膜トランジスタとその製造方法に関する。
液晶ディスプレイやリニヤイメージセンサのスイッチン
グ素子として非晶質シリコン膜を用いた薄膜トランジス
タが使われている。このトランジスタは、いわゆるMIS
構造（金属／絶縁膜／半導体）をしており、通常のMOS
型トランジスタと同様に自己整合的に形成されることが
望ましい。その理由は寄生容量を小さくできることと、
フォトリングラフィにおける目合せが容易になることで
ある。これを達成するための薄膜トランジスタの製造方
法として以下の方法が知られている。
グ素子として非晶質シリコン膜を用いた薄膜トランジス
タが使われている。このトランジスタは、いわゆるMIS
構造（金属／絶縁膜／半導体）をしており、通常のMOS
型トランジスタと同様に自己整合的に形成されることが
望ましい。その理由は寄生容量を小さくできることと、
フォトリングラフィにおける目合せが容易になることで
ある。これを達成するための薄膜トランジスタの製造方
法として以下の方法が知られている。
第２図は従来方法を示している。以下、図の流れに沿っ
て説明する。第２図(a)において、最初にガラス基板12
上にCrからなるゲート電極13を形成し、この上にグロー
放電法によりシランガス，アンモニアガスの混合ガスを
分解してSiMx膜14を形成し、次にアンモニアガスを止め
てシランガスを分解し、ノンドープ非晶質シリコン膜15
を形成する。この後SiNx膜14，ノンドープ非晶質シリコ
ン膜15を島状にパターンニングし、この上にポジ型フォ
トレジスト16をスピンコートし、ガラス基板12の背面側
から紫外光17を照射し、ゲート電極13をマスクとしてポ
ジ型フォトレジスト16を感光させる。これを現像すれば
第２図(b)のように、ゲート電極13の直上に位置するフ
ォトレジスト16の部分のみが残る。次に第２図(c)に示
すように、この上からシランガス，フォスフィンガスを
混合したガスをグロー放電法で分解して形成されたリン
を高濃度含むn+型非晶質シリコン膜18，NiCr膜19を積層
する。最後に、リフトオフ法によりフォトレジスト16を
除去してこの上のn+型非晶質シリコン膜18及びNiCr膜19
を取り除き、自己整合的にソース・ドレイン電極を形成
する。
て説明する。第２図(a)において、最初にガラス基板12
上にCrからなるゲート電極13を形成し、この上にグロー
放電法によりシランガス，アンモニアガスの混合ガスを
分解してSiMx膜14を形成し、次にアンモニアガスを止め
てシランガスを分解し、ノンドープ非晶質シリコン膜15
を形成する。この後SiNx膜14，ノンドープ非晶質シリコ
ン膜15を島状にパターンニングし、この上にポジ型フォ
トレジスト16をスピンコートし、ガラス基板12の背面側
から紫外光17を照射し、ゲート電極13をマスクとしてポ
ジ型フォトレジスト16を感光させる。これを現像すれば
第２図(b)のように、ゲート電極13の直上に位置するフ
ォトレジスト16の部分のみが残る。次に第２図(c)に示
すように、この上からシランガス，フォスフィンガスを
混合したガスをグロー放電法で分解して形成されたリン
を高濃度含むn+型非晶質シリコン膜18，NiCr膜19を積層
する。最後に、リフトオフ法によりフォトレジスト16を
除去してこの上のn+型非晶質シリコン膜18及びNiCr膜19
を取り除き、自己整合的にソース・ドレイン電極を形成
する。
以上述べた製造方法により自己整合型の薄膜トランジス
タが得られるが、この方法にはいくつかの欠点がある。
まず第１に、この方法では非晶質シリコン膜15の上にn+
型非晶質シリコン膜18を形成するとき、非晶質シリコン
膜15がフォトリソグラフィのプロセスを通るため、表面
が汚れたり酸化膜ができ易くなり、n+型非晶質シリコン
膜18との界面にうすい高抵抗膜ができる可能性がある。
第２にやはりn+型非晶質シリコン膜形成時にフォトレジ
スト16が直接グロー放電のプラズマにさらされるため、
ここから炭素や他の不純物が出て非晶質シリコン膜15と
の界面や、n+型非晶質シリコン膜18自体が汚染されるこ
とがある。第３に最後のリフトオフ工程を完全に行うこ
とが難しいことである。リフトオフはフォトレジスト16
がはがれる際にn+型非晶質シリコン膜18とNiCr膜19をエ
ッジの部分で切り取って取去ることで行われるが、剥離
する部分のフォトレジストはn+型非晶質シリコン膜18及
びNiCr膜19で覆われているため、場合によっては剥離が
うまく行かなかったり、n+型非晶質シリコン膜18，NiCr
膜19を切ることができなかったり、あるいはフォトレジ
スト16のみが抜けてしまい、n+型非晶質シリコン膜18，
NiCr膜19がブリッジ状に残ったりすることがある。ま
た、n+型非晶質シリコン膜18，NiCr膜19の切り口はあま
りきれいではない。このように、リフトオフのような物
理的なプロセスはあまり歩留りが高くなく、数万〜数十
万個のトランジスタを集積するように半導体集積回路に
は不適当である。
タが得られるが、この方法にはいくつかの欠点がある。
まず第１に、この方法では非晶質シリコン膜15の上にn+
型非晶質シリコン膜18を形成するとき、非晶質シリコン
膜15がフォトリソグラフィのプロセスを通るため、表面
が汚れたり酸化膜ができ易くなり、n+型非晶質シリコン
膜18との界面にうすい高抵抗膜ができる可能性がある。
第２にやはりn+型非晶質シリコン膜形成時にフォトレジ
スト16が直接グロー放電のプラズマにさらされるため、
ここから炭素や他の不純物が出て非晶質シリコン膜15と
の界面や、n+型非晶質シリコン膜18自体が汚染されるこ
とがある。第３に最後のリフトオフ工程を完全に行うこ
とが難しいことである。リフトオフはフォトレジスト16
がはがれる際にn+型非晶質シリコン膜18とNiCr膜19をエ
ッジの部分で切り取って取去ることで行われるが、剥離
する部分のフォトレジストはn+型非晶質シリコン膜18及
びNiCr膜19で覆われているため、場合によっては剥離が
うまく行かなかったり、n+型非晶質シリコン膜18，NiCr
膜19を切ることができなかったり、あるいはフォトレジ
スト16のみが抜けてしまい、n+型非晶質シリコン膜18，
NiCr膜19がブリッジ状に残ったりすることがある。ま
た、n+型非晶質シリコン膜18，NiCr膜19の切り口はあま
りきれいではない。このように、リフトオフのような物
理的なプロセスはあまり歩留りが高くなく、数万〜数十
万個のトランジスタを集積するように半導体集積回路に
は不適当である。
本発明の目的は上記問題点を解決した薄膜トランジスタ
とその製造方法を提供することにある。
とその製造方法を提供することにある。
本発明は、透明絶縁基板上にゲート電極を形成する工程
と、この上にゲート絶縁膜，ノンドープ非晶質シリコン
膜，ｎ型不純物を高濃度ドーピングしたn+型非晶質シリ
コン膜を連続形成し、さらにこの上に金属膜を形成する
工程と、これをアニールし、該n+型非晶質シリコン膜と
該金属膜との界面にシリサイド膜を形成する工程と、該
金属膜を除去する工程と、少なくともシリサイド膜，n+
型非晶質シリコン膜，ノンドープ非晶質シリコン膜を島
状にパターンニングする工程と、この上にネガ型のフォ
トレジストを塗布し、該透明絶縁性基板の素子が形成さ
れていない面の方向から紫外光を照射し、該ゲート電極
をマスクとして他の部分の該ネガ型フォトレジストを感
光させこれを現像する工程と、このパターンニングされ
たレジストをマスクとしてゲート電極の上に位置する部
分のシリサイド膜，n+型非晶質シリコン膜をエッチング
する工程と、該フォトレジストを除去した後この上に絶
縁膜を形成する工程と、ソース・ドレイン領域上に絶縁
膜にコンタクトホールを形成する工程と、この上に金属
膜を形成し、これをパターンニングしてソース・ドレイ
ン電極を形成する工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法である。
と、この上にゲート絶縁膜，ノンドープ非晶質シリコン
膜，ｎ型不純物を高濃度ドーピングしたn+型非晶質シリ
コン膜を連続形成し、さらにこの上に金属膜を形成する
工程と、これをアニールし、該n+型非晶質シリコン膜と
該金属膜との界面にシリサイド膜を形成する工程と、該
金属膜を除去する工程と、少なくともシリサイド膜，n+
型非晶質シリコン膜，ノンドープ非晶質シリコン膜を島
状にパターンニングする工程と、この上にネガ型のフォ
トレジストを塗布し、該透明絶縁性基板の素子が形成さ
れていない面の方向から紫外光を照射し、該ゲート電極
をマスクとして他の部分の該ネガ型フォトレジストを感
光させこれを現像する工程と、このパターンニングされ
たレジストをマスクとしてゲート電極の上に位置する部
分のシリサイド膜，n+型非晶質シリコン膜をエッチング
する工程と、該フォトレジストを除去した後この上に絶
縁膜を形成する工程と、ソース・ドレイン領域上に絶縁
膜にコンタクトホールを形成する工程と、この上に金属
膜を形成し、これをパターンニングしてソース・ドレイ
ン電極を形成する工程とを含むことを特徴とする薄膜ト
ランジスタの製造方法である。
以下、実施例の一例わ示しつつ本発明の薄膜トランジス
タとその製造方法の作用について説明する。第１図に実
施例の一例の断面図を示す。最初に第１図(a)に示すよ
うにガラス基板１上にCr（クロム）を1000Å蒸着し、パ
ターンニングしてゲート電極２を形成する。この上にグ
ロー放電法によりシランガス，アンモニアガス及びチッ
素の混合ガスを分解して3000Åの厚さのチッ化シリコン
膜３、続いてガスをシランガスのみにして400Åの厚さ
の非晶質シリコン膜４、さらにガスをシランガスとフォ
スフィンガスの混合ガスにして高濃度リンを含む100Å
の厚さのn+型非晶質シリコン膜５を連続的に形成する。
さらにこの上にクロム６を蒸着する。次に第１図(b)に
示すように少なくともチッ化シリコン膜３以外の層を島
状にパターンニングする。場合によってはチッ化シリコ
ン膜３も同時に島状にパターンニングしてもよい。ま
た、島状にパターンニングする際素子を150℃〜300℃，
30分〜60分アニーリングしてクロム６とn+型非晶質シリ
コン膜５の間に薄いクロムシリサイド膜７を形成し、不
要なクロムは除去する。島の上のクロムの除去は島状の
パターンニングの前でも後でもよい。次に第１図(c)に
示すように、この上にネガ型フォトレジスト８をスピン
コートし、ガラス基板１側から紫外光９を照射する。こ
のときクロムのゲート電極２がマスクの役目をし、ゲー
ト電極２の上部に位置する部分以外のネガ型フォトレジ
スト８が感光する。これを現像すれば第１図(d)に示す
ようにネガ型フォトレジスト８が残る。これをマスクと
し、ゲート電極２の上部のシリサイド膜７、n+型非晶質
シリコン膜５を除去し、さらにネガ型フォトレジスト８
を除去すれば第１図(e)に示すように形となる。最後に
第１図(f)に示すようにこの上にグロー放電法により100
0Åのチッ化シリコン膜10を形成し、これにコンタクト
ホールをソース・ドレイン領域上にあけさらにこの上に
クロム11を3000Å蒸着し、これをパターンニングしてソ
ース・ドレイン電極とし薄膜トランジスタが完成する。
タとその製造方法の作用について説明する。第１図に実
施例の一例の断面図を示す。最初に第１図(a)に示すよ
うにガラス基板１上にCr（クロム）を1000Å蒸着し、パ
ターンニングしてゲート電極２を形成する。この上にグ
ロー放電法によりシランガス，アンモニアガス及びチッ
素の混合ガスを分解して3000Åの厚さのチッ化シリコン
膜３、続いてガスをシランガスのみにして400Åの厚さ
の非晶質シリコン膜４、さらにガスをシランガスとフォ
スフィンガスの混合ガスにして高濃度リンを含む100Å
の厚さのn+型非晶質シリコン膜５を連続的に形成する。
さらにこの上にクロム６を蒸着する。次に第１図(b)に
示すように少なくともチッ化シリコン膜３以外の層を島
状にパターンニングする。場合によってはチッ化シリコ
ン膜３も同時に島状にパターンニングしてもよい。ま
た、島状にパターンニングする際素子を150℃〜300℃，
30分〜60分アニーリングしてクロム６とn+型非晶質シリ
コン膜５の間に薄いクロムシリサイド膜７を形成し、不
要なクロムは除去する。島の上のクロムの除去は島状の
パターンニングの前でも後でもよい。次に第１図(c)に
示すように、この上にネガ型フォトレジスト８をスピン
コートし、ガラス基板１側から紫外光９を照射する。こ
のときクロムのゲート電極２がマスクの役目をし、ゲー
ト電極２の上部に位置する部分以外のネガ型フォトレジ
スト８が感光する。これを現像すれば第１図(d)に示す
ようにネガ型フォトレジスト８が残る。これをマスクと
し、ゲート電極２の上部のシリサイド膜７、n+型非晶質
シリコン膜５を除去し、さらにネガ型フォトレジスト８
を除去すれば第１図(e)に示すように形となる。最後に
第１図(f)に示すようにこの上にグロー放電法により100
0Åのチッ化シリコン膜10を形成し、これにコンタクト
ホールをソース・ドレイン領域上にあけさらにこの上に
クロム11を3000Å蒸着し、これをパターンニングしてソ
ース・ドレイン電極とし薄膜トランジスタが完成する。
この製造方法の利点は第１に非晶質シリコン膜４とn+型
非晶質シリコン膜５が連続形成されるため、従来方法の
ようにこの間に高抵抗層ができることがないこと、第２
にフォトレジスト８がグロー放電のプラズマにさらされ
ることがないため、これによる素子や真空装置内の汚染
がないこと、第３にリフトオフ法を用いないため、リフ
トオフ法に見られる膜エッジのギザギザや取り残しなど
歩留りを低下させる要因が全くないことである。
非晶質シリコン膜５が連続形成されるため、従来方法の
ようにこの間に高抵抗層ができることがないこと、第２
にフォトレジスト８がグロー放電のプラズマにさらされ
ることがないため、これによる素子や真空装置内の汚染
がないこと、第３にリフトオフ法を用いないため、リフ
トオフ法に見られる膜エッジのギザギザや取り残しなど
歩留りを低下させる要因が全くないことである。
また本発明の薄膜トランジスタは上記理由により、充分
に低いソース・ドレイン抵抗を有し、しかも自己整合的
にソース・ドレイン電極が配置されているため寄生容量
も非常に小さい。
に低いソース・ドレイン抵抗を有し、しかも自己整合的
にソース・ドレイン電極が配置されているため寄生容量
も非常に小さい。
なお、シリサイドを作るため他の金属としてほかにタン
タルチタン，ニッケル，コバルト等がある。またチッ化
シリコン膜3,10は二酸化シリコン膜に置きかえることも
できる。
タルチタン，ニッケル，コバルト等がある。またチッ化
シリコン膜3,10は二酸化シリコン膜に置きかえることも
できる。
本発明によれば、ソース・ドレイン領域の寄生抵抗が小
さい薄膜トランジスタが得られ、従来法のようなリフト
オフプロセスでの歩留り低下がなくなり、良品率が大幅
に向上できる。また、装置汚染の虞れがなく、自己整合
型の薄膜トランジスタを非常に歩留り良く製造できる効
果を有する。
さい薄膜トランジスタが得られ、従来法のようなリフト
オフプロセスでの歩留り低下がなくなり、良品率が大幅
に向上できる。また、装置汚染の虞れがなく、自己整合
型の薄膜トランジスタを非常に歩留り良く製造できる効
果を有する。
第１図(a)〜(f)は本発明の薄膜トランジスタの製造工程
を示す素子の断面図、第２図(a)〜(d)は従来法による薄
膜トランジスタの製造工程を示す素子の断面図である。 １……ガラス基板、２……ゲート電極 3,10……SiNx（チッ化シリコン膜）、４……非晶質シリ
コン膜 ５……n+型非晶質シリコン膜、６……クロム膜 ７……クロムシリサイド膜、８……ネガ型フォトレジス
ト ９……紫外光、11……ソース・ドレイン電極
を示す素子の断面図、第２図(a)〜(d)は従来法による薄
膜トランジスタの製造工程を示す素子の断面図である。 １……ガラス基板、２……ゲート電極 3,10……SiNx（チッ化シリコン膜）、４……非晶質シリ
コン膜 ５……n+型非晶質シリコン膜、６……クロム膜 ７……クロムシリサイド膜、８……ネガ型フォトレジス
ト ９……紫外光、11……ソース・ドレイン電極
Claims (1)
- 【請求項１】透明絶縁性基板上にゲート電極を形成する
工程と、この上にゲート絶縁膜、ノンドープ非晶質シリ
コン膜、ｎ型不純物を高濃度ドーピングしたｎ+型非晶
質シリコン膜を連続形成し、さらにこの上に金属膜を形
成する工程と、これをアニールし、該ｎ+型非晶質シリ
コン膜と該金属膜との界面にシリサイド膜を形成する工
程と、該金属膜を除去する工程と、少なくともシリサイ
ド膜、ｎ+型非晶質シリコン膜、ノンドープ非晶質シリ
コン膜を島状にパターンニングする工程と、この上にネ
ガ型のフォトレジストを塗布し、該透明絶縁性基板の素
子が形成されていない面の方向から紫外光を照射し、該
ゲート電極をマスクとして他の部分の該ネガ型フォトレ
ジストを感光させこれを現像する工程と、このパターン
ニングされたレジストをマスクとしてゲート電極の上に
位置する部分のシリサイド膜、ｎ+型非晶質シリコン膜
をエッチングする工程と、該フォトレジストを除去した
後この上に絶縁膜を形成する工程と、ソース・ドレイン
領域上の絶縁膜にコンタクトホールを形成する工程と、
この上に金属膜を形成し、これをパターンニングしてソ
ース・ドレイン電極を形成する工程とを含むことを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62208719A JPH0611060B2 (ja) | 1987-08-21 | 1987-08-21 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62208719A JPH0611060B2 (ja) | 1987-08-21 | 1987-08-21 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6450567A JPS6450567A (en) | 1989-02-27 |
| JPH0611060B2 true JPH0611060B2 (ja) | 1994-02-09 |
Family
ID=16560949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62208719A Expired - Lifetime JPH0611060B2 (ja) | 1987-08-21 | 1987-08-21 | 薄膜トランジスタの製造方法 |
Country Status (1)
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| JP (1) | JPH0611060B2 (ja) |
Families Citing this family (8)
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-
1987
- 1987-08-21 JP JP62208719A patent/JPH0611060B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6450567A (en) | 1989-02-27 |
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