JPS58168278A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は薄膜トランジスタの製造方法に関すゐ。
薄膜トランジスタは、ア毫ル７アスｓｔ、多１晶シリコ
ン、０通８＊、Ｔ・等の薄膜を用いて作られ、その用途
は液蟲ディス／レイ用表示素子、３次元集積回路素子、
多機能素子の組合せ回路素子□等、今後壕すｔす拡がる
ものと注目されて一石、薄膜トランジスタ０ｉＩＩＩｉ
性能化にとって重畳な技術は、嵐質Ｏ１ｌ属形成技術と
自己整合（セルファツイン）技術である＊’ｌｌＫ”−
ｘ、ドレイン領域とｒ−計電極のセルファライン技術は
、大規模集積回路を目指す場合に、素子の欽細化十ｒ−
１容量の減少による高速動作化をａｉｌ、＆上テ重ＪＩ
ＩＫナル。
ン、０通８＊、Ｔ・等の薄膜を用いて作られ、その用途
は液蟲ディス／レイ用表示素子、３次元集積回路素子、
多機能素子の組合せ回路素子□等、今後壕すｔす拡がる
ものと注目されて一石、薄膜トランジスタ０ｉＩＩＩｉ
性能化にとって重畳な技術は、嵐質Ｏ１ｌ属形成技術と
自己整合（セルファツイン）技術である＊’ｌｌＫ”−
ｘ、ドレイン領域とｒ−計電極のセルファライン技術は
、大規模集積回路を目指す場合に、素子の欽細化十ｒ−
１容量の減少による高速動作化をａｉｌ、＆上テ重ＪＩ
ＩＫナル。
薄膜トランジスタの基本構造としては第１図〜第３図に
示すものが知られている。第１図は、絶縁性基板１１上
Ｋｔず牛導体薄Ｉｌ＆１１を形成し、と五にソース領域
１１、ドレイン領域１４を形成すると共に、チャネル領
域上にｒ−）絶縁属ＩＪを介してｒ−）電＠１＃を配設
し、更にソース電＠ｘｒ、ドレイン電極１＃を配設した
ものである。この構造は単結晶シリコンを用い九ＭＯｓ
トランジスタと基本的に同じでるるから、シリ；ングー
トＭ０８ｆロセスで通常量いられているセルフアクイン
技術を適用してソース、ドレイン領域ＩＪ、、１４を形
成することが容易である。
示すものが知られている。第１図は、絶縁性基板１１上
Ｋｔず牛導体薄Ｉｌ＆１１を形成し、と五にソース領域
１１、ドレイン領域１４を形成すると共に、チャネル領
域上にｒ−）絶縁属ＩＪを介してｒ−）電＠１＃を配設
し、更にソース電＠ｘｒ、ドレイン電極１＃を配設した
ものである。この構造は単結晶シリコンを用い九ＭＯｓ
トランジスタと基本的に同じでるるから、シリ；ングー
トＭ０８ｆロセスで通常量いられているセルフアクイン
技術を適用してソース、ドレイン領域ＩＪ、、１４を形
成することが容易である。
１１１２１ｃｌは、絶縁性基板２１上にまずソース、ド
レイン電極ｘｘ、ｘａを形成し丸後、半導体薄膜２４を
堆積し、これにソース、ドレイン領域２Ｊ、２−を形成
すると共に、チャネル領域上Ｋｒ−）絶縁属２ｒを介し
てｒ−）電極２８を形成しえもＯ″ｃｈる。この構造の
場合に４籐１ ＠ｔ）＠造と同様、ｒ−）電極２＃をマ
スクとしてソース、ドレイン領域ｚｓ、ｚｉｔｌｔｅａ
ｆるというセルファツイン技術の適用は容易である。
レイン電極ｘｘ、ｘａを形成し丸後、半導体薄膜２４を
堆積し、これにソース、ドレイン領域２Ｊ、２−を形成
すると共に、チャネル領域上Ｋｒ−）絶縁属２ｒを介し
てｒ−）電極２８を形成しえもＯ″ｃｈる。この構造の
場合に４籐１ ＠ｔ）＠造と同様、ｒ−）電極２＃をマ
スクとしてソース、ドレイン領域ｚｓ、ｚｉｔｌｔｅａ
ｆるというセルファツイン技術の適用は容易である。
第３図線型本的に第２Ｅと同様の構造であるが、誤形成
の順序な第２図と逆にしたものである。即ち絶縁性基板
１１上Ｋｔずｒ−計電極Ｊ１を形成し、こ０上にゲート
絶縁膜ＩＪを介して半導体薄＠８４を堆積し、これにソ
ース、ドレイン領域：ｚａ＊ｚｉを形成して、ソース、
ドレイン電極ｓｙ＊ｚａを配設して得られる。
の順序な第２図と逆にしたものである。即ち絶縁性基板
１１上Ｋｔずｒ−計電極Ｊ１を形成し、こ０上にゲート
絶縁膜ＩＪを介して半導体薄＠８４を堆積し、これにソ
ース、ドレイン領域：ｚａ＊ｚｉを形成して、ソース、
ドレイン電極ｓｙ＊ｚａを配設して得られる。
この第３図の構造では、ダート電極３２が半導体薄膜Ｊ
４の下にあるため、従来のセルファツイン技術をその壇
を適用するわけにはいかない。
４の下にあるため、従来のセルファツイン技術をその壇
を適用するわけにはいかない。
本発明は、上述し九第３図の薄膜トランジスタを製造す
るに幽りて、ｒ−）電極にセルファツインされたソース
、ドレイン領域を形成し、素子の微細化と高速動作化を
可能とする方法を提供するものである。
るに幽りて、ｒ−）電極にセルファツインされたソース
、ドレイン領域を形成し、素子の微細化と高速動作化を
可能とする方法を提供するものである。
本発明は第３因の構造を作るに！！＆りて、絶縁性基板
として透明基板を用い、この上に不透明なｒ−）電極を
形成した後ゲート絶縁膜を介して半導体薄膜を堆積し、
その上にネｆ証しジスト属を塗布して基板裏面からの露
光によ、６ｒ−計電極にセルファツインされ九しジスト
Δターンを形成して、このレジスト／母ターンをマスタ
としてソース、ドレイン領域を形成することを特徴とす
る。
として透明基板を用い、この上に不透明なｒ−）電極を
形成した後ゲート絶縁膜を介して半導体薄膜を堆積し、
その上にネｆ証しジスト属を塗布して基板裏面からの露
光によ、６ｒ−計電極にセルファツインされ九しジスト
Δターンを形成して、このレジスト／母ターンをマスタ
としてソース、ドレイン領域を形成することを特徴とす
る。
本発明によれば、第３図０１１１４０１１編トランジス
１０黴細化とｆ−４容量の低減によみ高速化が図られ、
特に大規模集積化したと亀の集積回路の高性能化に寄与
することができる。
１０黴細化とｆ−４容量の低減によみ高速化が図られ、
特に大規模集積化したと亀の集積回路の高性能化に寄与
することができる。
本発−〇−実施例の製造工程を第４ｖＡ−）〜（ｆ）に
よりＴ１１明する。まず透明絶縁性基板４１上に不透明
金属ｒ−）電極４１を形成し丸後、全面Ｋｒ−ト結像膜
４Ｊを堆積するー）、透明絶縁性基板４１としては、ガ
ラス、石英、焼成アル建す、サファイア等Ｏ絶縁材料の
他、シリコン等の半導体基板を絶縁属でおおりたものを
用いることがで龜ゐ、ｒ−計電極４２は、μｅｇｏ。
よりＴ１１明する。まず透明絶縁性基板４１上に不透明
金属ｒ−）電極４１を形成し丸後、全面Ｋｒ−ト結像膜
４Ｊを堆積するー）、透明絶縁性基板４１としては、ガ
ラス、石英、焼成アル建す、サファイア等Ｏ絶縁材料の
他、シリコン等の半導体基板を絶縁属でおおりたものを
用いることがで龜ゐ、ｒ−計電極４２は、μｅｇｏ。
Ｔ１・Ｎｂ・Ｗ、ＰｓＩＩＩＩの金属から回路構成やそ
の後の熱工程を考慮して選ばれたものを用いる。
の後の熱工程を考慮して選ばれたものを用いる。
ま九ｒ−ト絶像属４Ｊとしては、ＣＶＤ法、スノ譬ツタ
法等による酸化シリコン、輩化シリコン勢を用い□る。
法等による酸化シリコン、輩化シリコン勢を用い□る。
次に全面Ｋ例えば低不純物濃度のｐ！１０半導体薄膜４
４を堆積する伽）、半導体薄膜４４としては、多結晶シ
リ；ン、マイクロクリスタルシリ；ン、単結晶シリ；ン
を約ｌ＃ｍ以下の厚さに形成する。これらの材料は可視
光に対して透明性がよく、０．５μｍ１１度で十分マス
タアライナ−の使用が可能であるが、透明性は結晶粒に
関係するから結晶粒は大輪い方がよい−従って多結晶シ
リコンあるいはマイタロクリスタルシリコン薄膜を堆積
し、これをレーデ、電子ビーム嘉るいは熱処理によル再
結晶化処理をすることが盪ましい。
４を堆積する伽）、半導体薄膜４４としては、多結晶シ
リ；ン、マイクロクリスタルシリ；ン、単結晶シリ；ン
を約ｌ＃ｍ以下の厚さに形成する。これらの材料は可視
光に対して透明性がよく、０．５μｍ１１度で十分マス
タアライナ−の使用が可能であるが、透明性は結晶粒に
関係するから結晶粒は大輪い方がよい−従って多結晶シ
リコンあるいはマイタロクリスタルシリコン薄膜を堆積
し、これをレーデ、電子ビーム嘉るいは熱処理によル再
結晶化処理をすることが盪ましい。
この後、全面にＣＶＤ勢によシ絶Ｉｌ誤４５を堆積し、
続いて全面にネ、ｆ［レジスト＠４ｇを塗布して一板４
１の裏面から可視光４７によシ全面露光を行う（＠）、
そしてレジスト１ｌＩ４＃を、光照射部を除去してノヤ
ター二ンダし、残され九レゾスト膜４６をマスクとして
絶縁膜４Ｊをエツチングすゐ（ａ）。こうしてｒ−計電
極４１にセルファラインされたレジスト／４ターンを形
成し、イオン注入４８を行って−臘のソース領域４９、
ドレイン領域５０を形成する（−）、イオン注入法に代
シ熱拡散法で不純物拡散を行りてもよい。
続いて全面にネ、ｆ［レジスト＠４ｇを塗布して一板４
１の裏面から可視光４７によシ全面露光を行う（＠）、
そしてレジスト１ｌＩ４＃を、光照射部を除去してノヤ
ター二ンダし、残され九レゾスト膜４６をマスクとして
絶縁膜４Ｊをエツチングすゐ（ａ）。こうしてｒ−計電
極４１にセルファラインされたレジスト／４ターンを形
成し、イオン注入４８を行って−臘のソース領域４９、
ドレイン領域５０を形成する（−）、イオン注入法に代
シ熱拡散法で不純物拡散を行りてもよい。
そしてレジスト膜４６＞よび絶縁膜４１を除去し、改め
て全面Ｋ ＣＶＤ法等圧よ如絶縁１８８１を形成し、こ
れにコンタクトホールなあけてソース電極５２およびド
レイン電極５１を配設してｎチャネル薄膜トランジスタ
が完成する（ｆ）。
て全面Ｋ ＣＶＤ法等圧よ如絶縁１８８１を形成し、こ
れにコンタクトホールなあけてソース電極５２およびド
レイン電極５１を配設してｎチャネル薄膜トランジスタ
が完成する（ｆ）。
具体的なデータな次に示す、基板４１として高純度アル
建すを使用し、ｒ−）電極４２としてＱ、 Ｉ Ｊｌｌ
ｌ ４０１１着Ｗ膜を使用し、ｒ−ト絶縁属４Ｊとして
ＣＶＤ Ｋよる０、ＩＡｍのシリ；ン酸イＩを使用し九
、を九中導体薄［４４として低圧ＣＶＤ法によｋ ９０
０’ＯＫで多結晶シリコン属を約０．５μ鳳堆積し、こ
れにイオン注入によシペロンをＩ Ｘ １０” ａｍ−
”打込み、レーデアニールによる再結晶化処理を施した
。この上に絶縁膜４５としてＣＶＤ Ｋよる０、１趨Ｏ
ンリプン酸化膜を形成してネｔｔｔｉレジス）１１４ｇ
を塗布した。
建すを使用し、ｒ−）電極４２としてＱ、 Ｉ Ｊｌｌ
ｌ ４０１１着Ｗ膜を使用し、ｒ−ト絶縁属４Ｊとして
ＣＶＤ Ｋよる０、ＩＡｍのシリ；ン酸イＩを使用し九
、を九中導体薄［４４として低圧ＣＶＤ法によｋ ９０
０’ＯＫで多結晶シリコン属を約０．５μ鳳堆積し、こ
れにイオン注入によシペロンをＩ Ｘ １０” ａｍ−
”打込み、レーデアニールによる再結晶化処理を施した
。この上に絶縁膜４５としてＣＶＤ Ｋよる０、１趨Ｏ
ンリプン酸化膜を形成してネｔｔｔｉレジス）１１４ｇ
を塗布した。
レジスト／４ターン形成後、リンを５ＸＩＯ＃のドーズ
量で８０ Ｋ＠Ｖおよび２３０に・Ｖの加速電圧による
２段注入を行い、レーデアニールによｐ不純物活性化を
してソース領域４１． ドレイン領域５０を形成した
。レーデアニール条件ハ／臂７−１００ ｗｉｉｌ ｓ
” ｄ Ｆ Ｆサイｊｅ ７５９１ｍ 、過少１１１
１ｍ４０μｍ、送如速度１２．５ｍ／ｓｓｅである。
量で８０ Ｋ＠Ｖおよび２３０に・Ｖの加速電圧による
２段注入を行い、レーデアニールによｐ不純物活性化を
してソース領域４１． ドレイン領域５０を形成した
。レーデアニール条件ハ／臂７−１００ ｗｉｉｌ ｓ
” ｄ Ｆ Ｆサイｊｅ ７５９１ｍ 、過少１１１
１ｍ４０μｍ、送如速度１２．５ｍ／ｓｓｅである。
こうして得られ九ｎチャネル薄属トランジスタは、セル
ファ２イン技術を適用しないで同様の構造とした場合に
比べてスイッチング速度がｌＯ〜１５慢向上しているこ
とが確認され九。
ファ２イン技術を適用しないで同様の構造とした場合に
比べてスイッチング速度がｌＯ〜１５慢向上しているこ
とが確認され九。
本発明の他の実施例を第５図（、）〜（＠）を用いて説
明する。レジスト７り−ンを形成する。壕での１穆は先
のｌＩ！麹例の第４図（ａ）〜（ｄ）で説明したところ
と同じであシ、この後、全面に高不純物一度のｆｉ”ｆ
ｆｉ低抵低抵抗半導体膜管４積する（ａ）、そして、レ
ジスト膜４６をはくやするととによ）その上の半導体ｌ
Ａ１１ｄをリフトオフし、絶縁膜４５を除去して更に残
され死生導体膜５４の土豪部分を工、テング除去してソ
ース領域ｊ４１、ドレイン領域５４３を形成するＣｂ）
、この後は先の実施例と同様、全面を絶縁１１ＪＪでお
おい、これに；ンタクト小−ルをあけてソース電極５２
およびドレイン電極ｓ３を配設して完成する（０）。
明する。レジスト７り−ンを形成する。壕での１穆は先
のｌＩ！麹例の第４図（ａ）〜（ｄ）で説明したところ
と同じであシ、この後、全面に高不純物一度のｆｉ”ｆ
ｆｉ低抵低抵抗半導体膜管４積する（ａ）、そして、レ
ジスト膜４６をはくやするととによ）その上の半導体ｌ
Ａ１１ｄをリフトオフし、絶縁膜４５を除去して更に残
され死生導体膜５４の土豪部分を工、テング除去してソ
ース領域ｊ４１、ドレイン領域５４３を形成するＣｂ）
、この後は先の実施例と同様、全面を絶縁１１ＪＪでお
おい、これに；ンタクト小−ルをあけてソース電極５２
およびドレイン電極ｓ３を配設して完成する（０）。
この方法では、ソース、ドレイン領域Ｊ４１゜５４１を
形成する半導体＠５４をソース、ドレイン領域のみなら
ずその電極配線として利用することもで龜る。ｔた半導
体１１４１４に代つて適轟な金属扉を用いることもで龜
る。
形成する半導体＠５４をソース、ドレイン領域のみなら
ずその電極配線として利用することもで龜る。ｔた半導
体１１４１４に代つて適轟な金属扉を用いることもで龜
る。
こ０Ｂ施例による＾体例を説明する。基板４１としてテ
レックスガクス（商品名）を用い、０．１５μｍの蒸着
ｕｔ？’−）電極４２とし、ｒ−ト結像ｌＡ４５として
ＣＶＤ Ｋよる０、 １μｍのシリコン酸化膜を形成し
、半導体薄膜４４としてマイクロクリスタルシリコンを
グロー放電法によシ０．２〜０．４μｍの犀さに形成し
た。グロー放電法の代Ｆ）ＫＨ，ｆｔ、Ｉｅマ輸輸送管
利用してもよい。
レックスガクス（商品名）を用い、０．１５μｍの蒸着
ｕｔ？’−）電極４２とし、ｒ−ト結像ｌＡ４５として
ＣＶＤ Ｋよる０、 １μｍのシリコン酸化膜を形成し
、半導体薄膜４４としてマイクロクリスタルシリコンを
グロー放電法によシ０．２〜０．４μｍの犀さに形成し
た。グロー放電法の代Ｆ）ＫＨ，ｆｔ、Ｉｅマ輸輸送管
利用してもよい。
次Ｋ ＣＶＤ Ｋよるシリコン酸化膜を０．３趣形成し
先後、ネｙｍレジス）１１４ｇを塗布し裏面からの全面
露光によりレジストパターンを形成した。
先後、ネｙｍレジス）１１４ｇを塗布し裏面からの全面
露光によりレジストパターンを形成した。
そしてリンを高一度に含む多結晶シリ：ン膜を０．２−
堆積しリフトオフによシンース、ドレイン領域Ｊ ４１
＊ １４Ｂを形成した。
堆積しリフトオフによシンース、ドレイン領域Ｊ ４１
＊ １４Ｂを形成した。
この実ｔＩＩＡ机によっても、先の実施例とｆｉｉｌｌ
ｌ。
ｌ。
ソース、ドレイン領域がダート電極にセルファラ１ンさ
れ先高性能薄膜トランジスタが得られ九。
れ先高性能薄膜トランジスタが得られ九。
なお以上の実施例ではレジスト編４６の下地に絶縁膜４
５を介在させ九が、この絶縁ａ４６は省略することがで
きる。を九以上の実施例では半導体薄膜として多結晶シ
リ；ン、マイクロクリスタルシリコンｔたは単結晶シリ
コンを用いることとしたが、アそル７アスシリコンを用
いてもよい。この場合、アモルファスシリコンは可視部
での吸収が大きいため結晶化処理を行うことが望ましい
が、膜厚中周いるレジストの波長感度特性、露光光運勢
を工夫することによシ、アモルファスのｔｔ利用するこ
と４可能である。
５を介在させ九が、この絶縁ａ４６は省略することがで
きる。を九以上の実施例では半導体薄膜として多結晶シ
リ；ン、マイクロクリスタルシリコンｔたは単結晶シリ
コンを用いることとしたが、アそル７アスシリコンを用
いてもよい。この場合、アモルファスシリコンは可視部
での吸収が大きいため結晶化処理を行うことが望ましい
が、膜厚中周いるレジストの波長感度特性、露光光運勢
を工夫することによシ、アモルファスのｔｔ利用するこ
と４可能である。
第１図〜第３図は薄酸電界効果トランジスタの構造例を
示す図、第４図（ａ）〜（ｆ）は本発明の一１１ハ１ 実施例の製造工程を示す図、第Ｓ図←）７（、）は他の
実施例の製造工程を示す図である。 ４１・・・透明絶縁性基板、４２・・・ｒ−ト電極、４
１・・・ｒ−）絶縁属、４４・・・半導体薄膜、４５・
・・絶縁属、４σ・・・ネｆｔｊｊｉレジスト属、４１
・・・可視光、４Ｉ・・・イオン注入、４＃・・・ソー
ス領域、ＳＯ−・・ドレイン領域、Ｊｌ・・・絶縁膜、
５２゜６Ｊ・・・電極、５４・・・低抵抗半導体膜、５
４！・・・ソース領域、５４ｍ−・ドレイン領域。 出駁人代理人 弁履士 鈴 江 武 彦□ 才１図 （ａ 牙２図 才３図 才４図。 才４図 ・ （Ｃ） 牙５図
示す図、第４図（ａ）〜（ｆ）は本発明の一１１ハ１ 実施例の製造工程を示す図、第Ｓ図←）７（、）は他の
実施例の製造工程を示す図である。 ４１・・・透明絶縁性基板、４２・・・ｒ−ト電極、４
１・・・ｒ−）絶縁属、４４・・・半導体薄膜、４５・
・・絶縁属、４σ・・・ネｆｔｊｊｉレジスト属、４１
・・・可視光、４Ｉ・・・イオン注入、４＃・・・ソー
ス領域、ＳＯ−・・ドレイン領域、Ｊｌ・・・絶縁膜、
５２゜６Ｊ・・・電極、５４・・・低抵抗半導体膜、５
４！・・・ソース領域、５４ｍ−・ドレイン領域。 出駁人代理人 弁履士 鈴 江 武 彦□ 才１図 （ａ 牙２図 才３図 才４図。 才４図 ・ （Ｃ） 牙５図
Claims (4)
- （１） 透明結像性基板上に不透明なｒ−計電極を形
成する工程と、こＯ９’−）電極をおおうようＫｒ−）
絶縁膜を介して半導体薄膜を堆積する工程と、この半導
体薄膜上にネガ製レジスト膜を塗布し前記基板の裏面か
らの露光によ）前記ゲート電極に自己整合され九しジス
トノ々ターンを形成する工程と、このレジスト／４ター
ンをマスクとして前記半導体薄膜にソース、ドレイン領
域を形成する工程とを備見九ことを特徴とする薄膜トラ
ンジスタの製造方法・ - （２） 前記ネガ製レジスト膜は皺記半導体薄膜上に
直ｇｉｋまたは絶縁ＩＩを介して塗布される特許請求の
範囲第１項記載ｏｎｙｘ トランジスタの製造方法。 - （３） 前記ソース、ドレイン領域を形成する工程は
、前記レジスト／４ターンをマスクとして前記ｊｌＩｔ
ｈ導体薄誤に不薄膜を添加するものである特許請求０１
１１１第１項記載の薄膜トランジスタの製造方法。 - （４） 前記ソース、ドレイン領域を形成する工程は
、レジスト／４ターンが形成された牛導体薄馬上に低抵
抗半導体層を堆積しこれを前記し？スト／４ターンのリ
フトオフによ）ソース、とレイン領域として残すもので
ある特許請求の範囲第１項記載の薄膜トランジスタの製
造方法・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199282A JPS58168278A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199282A JPS58168278A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168278A true JPS58168278A (ja) | 1983-10-04 |
| JPH0454375B2 JPH0454375B2 (ja) | 1992-08-31 |
Family
ID=12902344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199282A Granted JPS58168278A (ja) | 1982-03-30 | 1982-03-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168278A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1982-03-30 JP JP5199282A patent/JPS58168278A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0454375B2 (ja) | 1992-08-31 |
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