JPS60134474A - Ｍｏｓ型アモルフアス半導体装置 - Google Patents

Ｍｏｓ型アモルフアス半導体装置

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Publication number
JPS60134474A
JPS60134474A JP24299883A JP24299883A JPS60134474A JP S60134474 A JPS60134474 A JP S60134474A JP 24299883 A JP24299883 A JP 24299883A JP 24299883 A JP24299883 A JP 24299883A JP S60134474 A JPS60134474 A JP S60134474A
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JP
Japan
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film
amorphous semiconductor
amorphous
semiconductor device
mos type
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Pending
Application number
JP24299883A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP24299883A priority Critical patent/JPS60134474A/ja
Publication of JPS60134474A publication Critical patent/JPS60134474A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＭＯ８型アモルファス半導体装置の構造に関す
る。
〔従来技術〕
従来、ＭＯ８型アモルファス半導体装置は算１図に示十
如六構造となってぃ斤。すなわち、ガラス基板１０表面
には、ゲート電極２、ゲート絶縁曝３が形成され、該ゲ
ート絶縁膜３０表面にはγモルフッｘ　Ｓｊ　ＩＩＩ　
４１）’　形成すれ、該γモルフアメＳｉ膜４にイオン
打込みで形成され斤ソース領斌５、ドレイン領域６が形
成さね、層間絶縁膜７を介して、ソース′Ｎ極８、ドレ
インＮ極９が形成されてなるのが通例である。
しかし、上記従来技術によると、ソース、ドレイン領域
はイオン打込入で形成する必要があり、イオン打込λ装
置が高価な為に、コスト高になるという欠点があった。
〔目的〕
本発明は、かかる従来技術の欠点をなくし、イオン打込
入処理がなくとも、噂形成によりアモルファスＢｉ膜に
ソース、ドレイン領域を低コストで形成できる構造を提
供することを目的とする。
〔概要〕
上記目的を達成するための本発明の基本的な構成は、Ｍ
ＯＢ型アモルフブス半導体装置において絶縁基板上には
ゲート電接等の電極が形成され、その上にＩＱｚ３Ｎ４
等からなるゲート絶縁膜を形成し、その上に第１の導電
型ま＊ｉ−ｔイントリンシック型からなる第１のアモル
ファス半導体膜が形成され＃第１のアモルファス半導体
膜上に第２の導電型からなる第２のアモルファス半導体
膜が部分的に形成されて成り、該第２のγモルフフス半
導体膜から導電性膜からなる電極が引出されて成ること
を特徴とする。
〔実施例〕
以下、実施例により本発明・を、詳述する。
第２図は本発明の一実施例を示すＭＯ８型ＴＰＴの断面
図である。すなわち、ガラス基板１１０表面には、ゲー
ト１．怜１２、ゲート絶縁膜１３が形成され、該ゲート
絶縁膜１３上には第１のアモルファスＥＪｉ　ＩＩＩ　
１４が形成され、該第１のアモルファスｓｉ膜１４上に
膜形成により、第２のアモルファス出；膜からなるソー
ス領域１５、ドレイン領域１６が形成され、層間絶縁膜
１７を介して、ソース電極１８、ドレイン領域１９が形
成されて成る。
第６図は本発明によるＭＯ８型ＴＰＴの仲の実施例を示
す断面図である。、＋なわち、ガラス基板２１０表面に
は、ゲート電衡２２、ゲート絶縁膜２６が形成され、該
ゲート絶ａ膜２６土にけ糖１のアモルファスＥ１４嘆２
４が形成され、該第１のアモルファスＦＪｉ膜２４上に
は層間絶縁膜２７を介して、膜形成により第２のアモル
ファス５ｉｌｌ１２５゜２６と電極膜２８，２９からな
る多層膜が形成されソース領域およびドレイン領域を形
成して成る。
〔効果〕
本発明の如く、膜形成によるソース、ドレイン領域の形
成が可卵なＭＯ８型アモルファスＴＰＴの構造をとるこ
と姉より低コヌトでＭＯ８型アモルファスＴＰＴが製作
で六る効果がある。
【図面の簡単な説明】
第１図は従来技術忙よるＭＯ８型ＴＰＴの断面図、第２
図及び第３図は本発明の実施例を示すＭＯ８型ＴＰＴの
断面図である。 １．１１．７１川・・・ガラス基板 ２．１２．２２・・・・・・ゲート電衡５．１３．２３
・・・・・・ゲート絶縁膜４．１４．２４・・山・第１
のアモルファスｓｉ膜７．１７．２７・・・・・・層間
絶縁膜５．１５．２５川・・・ソース領域 ６．１６．２６・…・・ドレイン領域 ８．１８．２８・・・・・・ソーヌ電接９．１９．２９
・・甲・ドレイン電極 具　上 出願人　株式会社　諏訪精工舎 、色 代理人　弁理士　最士　務゛パ ！ 第１図 ２ 第２図 第３図

Claims (1)

  1. 【特許請求の範囲】 絶縁基板上にはゲート電極等の電極が形成されその上に
    ５ｉ６Ｎ、ｓからなるゲート絶縁膜を形成し。 その上に第１の導電型またはイントリンシック型からな
    る第１のアモルファス半導体膜が形成され該第１のアモ
    ルファス半導体嘩上に第２の導電型からなる第２のアモ
    ルファス半導体膜が部分的に形成されて成り、該第２の
    アモルファス半導体膜から導電性膜からなる［極が引出
    されて成ることを特徴とするＭＯ８型アモルファス半導
    体装置。
JP24299883A 1983-12-22 1983-12-22 Ｍｏｓ型アモルフアス半導体装置 Pending JPS60134474A (ja)

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