JPH0685263A - 積層薄膜トランジスター及びその製造方法 - Google Patents
積層薄膜トランジスター及びその製造方法Info
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- JPH0685263A JPH0685263A JP5163670A JP16367093A JPH0685263A JP H0685263 A JPH0685263 A JP H0685263A JP 5163670 A JP5163670 A JP 5163670A JP 16367093 A JP16367093 A JP 16367093A JP H0685263 A JPH0685263 A JP H0685263A
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Abstract
(57)【要約】
【目的】 本発明は高集積ＳＲＡＭ又はＬＣＤに使用さ
れる薄膜トランジスター及びその製造方法に関するもの
で、特に、狭い面積でも十分チャネル幅を確保して薄膜
トランジスターオン動作の時、駆動電流を増加させる。 【構成】 本発明は、一定の方向にパターンされた第１
シリコン層と第２シリコン層の両端部が電気的に接続さ
れ、中央部に予定された厚さで離隔されてトンネルが形
成された薄膜トランジスターゲート（５）と、上記の薄
膜トランジスターゲート（５）の上部表面と中央部のト
ンネル表面に形成されたゲート絶縁膜（６）と、上記薄
膜トランジスターゲート（５）のトンネル内部と上部面
のゲート絶縁膜表面に、薄膜トランジスターゲートと重
畳された部分に形成された２層構造の薄膜トランジター
チャネル（７）と、上記の薄膜トランジスターのゲート
（５）と重畳されない部分に２層構造のチャネル（７）
と接続されて形成された薄膜トランジスターのソース
（８Ａ）、ドレイン（８Ｂ）を具備する。
れる薄膜トランジスター及びその製造方法に関するもの
で、特に、狭い面積でも十分チャネル幅を確保して薄膜
トランジスターオン動作の時、駆動電流を増加させる。 【構成】 本発明は、一定の方向にパターンされた第１
シリコン層と第２シリコン層の両端部が電気的に接続さ
れ、中央部に予定された厚さで離隔されてトンネルが形
成された薄膜トランジスターゲート（５）と、上記の薄
膜トランジスターゲート（５）の上部表面と中央部のト
ンネル表面に形成されたゲート絶縁膜（６）と、上記薄
膜トランジスターゲート（５）のトンネル内部と上部面
のゲート絶縁膜表面に、薄膜トランジスターゲートと重
畳された部分に形成された２層構造の薄膜トランジター
チャネル（７）と、上記の薄膜トランジスターのゲート
（５）と重畳されない部分に２層構造のチャネル（７）
と接続されて形成された薄膜トランジスターのソース
（８Ａ）、ドレイン（８Ｂ）を具備する。
Description
【０００１】
【産業上の利用分野】本発明は高集積ＳＲＡＭ又はＬＣ
Ｄに使用される薄膜トランジスター及びその製造方法に
関する。特に、狭い面積でも十分にチャネル幅を確保
し、薄膜トランジスターがオン（Ｏｎ）動作の時、駆動
電流を増加させるため薄膜トランジスターのチャネルを
積層させた薄膜トランジスター及びその製造方法に関す
るものである。
Ｄに使用される薄膜トランジスター及びその製造方法に
関する。特に、狭い面積でも十分にチャネル幅を確保
し、薄膜トランジスターがオン（Ｏｎ）動作の時、駆動
電流を増加させるため薄膜トランジスターのチャネルを
積層させた薄膜トランジスター及びその製造方法に関す
るものである。
【０００２】本発明によりチャネルを積層させた薄膜ト
ランジスターは、狭い面積でも製造ができるのでＳＲＡ
Ｍの単位セルの面積を縮めて高集積ＳＲＡＭを製造する
ことができ、ＬＣＤ製造の時にはパネルで薄膜トランジ
スターが占める面積を縮められるので解像度を高めるこ
とができる。
ランジスターは、狭い面積でも製造ができるのでＳＲＡ
Ｍの単位セルの面積を縮めて高集積ＳＲＡＭを製造する
ことができ、ＬＣＤ製造の時にはパネルで薄膜トランジ
スターが占める面積を縮められるので解像度を高めるこ
とができる。
【０００３】
【従来の技術】従来の一般的な薄膜トランジスターはチ
ャネル用半導体薄膜を平面で形成した後、その上部に薄
膜トランジスターゲート絶縁膜と薄膜トランジスター用
ゲートを形成した後、露出されたチャネル用半導体薄膜
に他のタイプの不純物を注入して薄膜トランジスター用
ソース、ドレインを形成させてきた。
ャネル用半導体薄膜を平面で形成した後、その上部に薄
膜トランジスターゲート絶縁膜と薄膜トランジスター用
ゲートを形成した後、露出されたチャネル用半導体薄膜
に他のタイプの不純物を注入して薄膜トランジスター用
ソース、ドレインを形成させてきた。
【０００４】
【発明が解決しようとする課題】しかし、次世代高集積
ＳＲＡＭに上述された薄膜トランジスターを適用するこ
とによって単位セルの面積が大きくなり、従って素子チ
ップ（ｃｈｉｐ）の大きさが大きくなる。その為、次世
代高集積ＳＲＡＭには適用することが難しくなる。ま
た、高解像度が要求されるＬＣＤ製造の時には、薄膜ト
ランジスターが占める面積を最小化すべき要求があるの
で、この場合も従来の薄膜トランジスターを適用するこ
とによって解像度が落ちることになる。
ＳＲＡＭに上述された薄膜トランジスターを適用するこ
とによって単位セルの面積が大きくなり、従って素子チ
ップ（ｃｈｉｐ）の大きさが大きくなる。その為、次世
代高集積ＳＲＡＭには適用することが難しくなる。ま
た、高解像度が要求されるＬＣＤ製造の時には、薄膜ト
ランジスターが占める面積を最小化すべき要求があるの
で、この場合も従来の薄膜トランジスターを適用するこ
とによって解像度が落ちることになる。
【０００５】従って、本発明は上述した問題点を解決す
るため薄膜トランジスターが占める面積を最小化しなが
ら、十分なチャネル幅を得ると同時に、薄膜トランジス
ターがオン動作の時、駆動電流を増加させることができ
る、薄膜トランジスターのチャネルを積層させた積層薄
膜トランジスター及びその製造方法を提供することを目
的とする。
るため薄膜トランジスターが占める面積を最小化しなが
ら、十分なチャネル幅を得ると同時に、薄膜トランジス
ターがオン動作の時、駆動電流を増加させることができ
る、薄膜トランジスターのチャネルを積層させた積層薄
膜トランジスター及びその製造方法を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る積層薄膜トランジスターは一定の方向
にパターンが形成された第１シリコン層と第２シリコン
層の両端部が電気的に接続され、中央部に予定された厚
さで離隔され、トンネルが形成された薄膜トランジスタ
ーゲートと、上記薄膜トランジスターゲートの上部表面
と中央部のトンネル表面に形成されたゲート絶縁膜と、
上記薄膜トランジスターゲートのトンネル内部と上部面
のゲート絶縁膜表面に薄膜トランジスターゲートとが重
畳された部分に形成された２層構造の薄膜トランジスタ
ーチャネルと、上記薄膜トランジスターゲートと重畳さ
れない部分に、２層構造のチャネルと接続されて形成さ
れた薄膜トランジスターのソース、ドレインとを具備す
る。
に、本発明に係る積層薄膜トランジスターは一定の方向
にパターンが形成された第１シリコン層と第２シリコン
層の両端部が電気的に接続され、中央部に予定された厚
さで離隔され、トンネルが形成された薄膜トランジスタ
ーゲートと、上記薄膜トランジスターゲートの上部表面
と中央部のトンネル表面に形成されたゲート絶縁膜と、
上記薄膜トランジスターゲートのトンネル内部と上部面
のゲート絶縁膜表面に薄膜トランジスターゲートとが重
畳された部分に形成された２層構造の薄膜トランジスタ
ーチャネルと、上記薄膜トランジスターゲートと重畳さ
れない部分に、２層構造のチャネルと接続されて形成さ
れた薄膜トランジスターのソース、ドレインとを具備す
る。
【０００７】また、本発明に係る積層薄膜トランジスタ
ーの製造方法は、第１絶縁膜の上部に第１シリコン層を
堆積し、その上部に第２絶縁膜パターンを形成する工程
と、第２シリコン層を堆積し、リソグラフィ技術で第２
シリコン層パターンを形成する工程と、湿式エッチング
処理で上記第２絶縁膜を完全にエッチングし、第１シリ
コン層と第２シリコン層の間にトンネルを形成する工程
と、リソグラフィ技術で第２シリコン層パターンと同一
の第１シリコン層パターンを形成し、それによって第１
シリコン層パターンと第２シリコン層パターンが両端部
で接続された薄膜トランジスターゲートを形成する工程
と、薄膜トランジスターゲート内部のトンネル表面とゲ
ート上部面にゲート酸化膜を形成する工程と、ゲート酸
化膜の表面に第３シリコン層を堆積し、リソグラフィ技
術で第３シリコン層パターンを形成してゲート内部のト
ンネルとゲート上部面に２層構造の薄膜トランジスター
チャネルを形成する工程と、チャネル領域でない部分の
第３シリコン層パターンに不純物をイオン注入してソー
ス、ドレインを形成する工程を含む。
ーの製造方法は、第１絶縁膜の上部に第１シリコン層を
堆積し、その上部に第２絶縁膜パターンを形成する工程
と、第２シリコン層を堆積し、リソグラフィ技術で第２
シリコン層パターンを形成する工程と、湿式エッチング
処理で上記第２絶縁膜を完全にエッチングし、第１シリ
コン層と第２シリコン層の間にトンネルを形成する工程
と、リソグラフィ技術で第２シリコン層パターンと同一
の第１シリコン層パターンを形成し、それによって第１
シリコン層パターンと第２シリコン層パターンが両端部
で接続された薄膜トランジスターゲートを形成する工程
と、薄膜トランジスターゲート内部のトンネル表面とゲ
ート上部面にゲート酸化膜を形成する工程と、ゲート酸
化膜の表面に第３シリコン層を堆積し、リソグラフィ技
術で第３シリコン層パターンを形成してゲート内部のト
ンネルとゲート上部面に２層構造の薄膜トランジスター
チャネルを形成する工程と、チャネル領域でない部分の
第３シリコン層パターンに不純物をイオン注入してソー
ス、ドレインを形成する工程を含む。
【０００８】
【実施例】以下、添附された図面を参照して本発明の一
実施例を説明する。なお、説明において、同一要素には
同一符号を用い、重複する説明は省略する。
実施例を説明する。なお、説明において、同一要素には
同一符号を用い、重複する説明は省略する。
【０００９】図１乃至図４は本発明により薄膜トランジ
スターを製造する工程を図示したものである。図１は本
実施例により積層薄膜トランジスターを製造する工程
（１）を示す図であり、図１（ｂ）は平面図、図１
（ａ）は図１（ｂ）の横方向に示した断面図である。図
２は本実施例により積層薄膜トランジスターを製造する
工程（２）を示す図であり、図２（ｂ）は平面図、図２
（ａ）は図２（ｂ）の横方向に示した断面図である。図
３は本実施例により積層薄膜トランジスターを製造する
工程（３）を示す図であり、図３（ｂ）は平面図、図３
（ａ）は図３（ｂ）の横方向に示した断面図である。図
４は本実施例により積層薄膜トランジスターを製造する
工程（４）を示す図であり、図４（ｃ）は平面図、図４
（ａ）は図４（ｃ）の横方向に示した断面図、図４
（ｂ）は図４（ｃ）の縦方向に示した断面図である。
スターを製造する工程を図示したものである。図１は本
実施例により積層薄膜トランジスターを製造する工程
（１）を示す図であり、図１（ｂ）は平面図、図１
（ａ）は図１（ｂ）の横方向に示した断面図である。図
２は本実施例により積層薄膜トランジスターを製造する
工程（２）を示す図であり、図２（ｂ）は平面図、図２
（ａ）は図２（ｂ）の横方向に示した断面図である。図
３は本実施例により積層薄膜トランジスターを製造する
工程（３）を示す図であり、図３（ｂ）は平面図、図３
（ａ）は図３（ｂ）の横方向に示した断面図である。図
４は本実施例により積層薄膜トランジスターを製造する
工程（４）を示す図であり、図４（ｃ）は平面図、図４
（ａ）は図４（ｃ）の横方向に示した断面図、図４
（ｂ）は図４（ｃ）の縦方向に示した断面図である。
【００１０】まず、第１絶縁膜（１）の上部に第１多結
晶シリコン層（２）を堆積し、その上部に第２絶縁膜
（３）、例えば、シリコン酸化膜を堆積する。次に、リ
ソグラフィ技術によるパターン処理で、第２絶縁膜
（３）が上部縦方向に延在するように（図１（ｂ）参
照）、第２絶縁膜（３）のパターンを形成する。
晶シリコン層（２）を堆積し、その上部に第２絶縁膜
（３）、例えば、シリコン酸化膜を堆積する。次に、リ
ソグラフィ技術によるパターン処理で、第２絶縁膜
（３）が上部縦方向に延在するように（図１（ｂ）参
照）、第２絶縁膜（３）のパターンを形成する。
【００１１】その後、第２多結晶シリコン層（４）を堆
積し、リソグラフィ技術によるパターン処理で、第２多
結晶シリコン層（４）のパターンを形成する。第２多結
晶シリコン層（４）のパターンは横方向に形成される
（図２（ｂ）参照）。
積し、リソグラフィ技術によるパターン処理で、第２多
結晶シリコン層（４）のパターンを形成する。第２多結
晶シリコン層（４）のパターンは横方向に形成される
（図２（ｂ）参照）。
【００１２】次に、湿式エッチング処理で、第２絶縁膜
（３）のパターンを除去して第１多結晶シリコン層
（２）と第２多結晶シリコン層（４）の間にトンネルを
形成した後（図３（ａ）参照）、リソグラフィ技術によ
るパターン処理で、第２多結晶シリコン層（４）のパタ
ーンと重畳されない部分の第１多結晶シリコン層（２）
をエッチングする（図３（ｂ）参照）。これにより、第
２多結晶シリコン層（４）と同一の第１多結晶シリコン
層（２）が形成される。以上の工程により、第１，第２
多結晶シリコン層のパターンを用いた薄膜トランジスタ
ーゲート（５）が横方向に形成される。
（３）のパターンを除去して第１多結晶シリコン層
（２）と第２多結晶シリコン層（４）の間にトンネルを
形成した後（図３（ａ）参照）、リソグラフィ技術によ
るパターン処理で、第２多結晶シリコン層（４）のパタ
ーンと重畳されない部分の第１多結晶シリコン層（２）
をエッチングする（図３（ｂ）参照）。これにより、第
２多結晶シリコン層（４）と同一の第１多結晶シリコン
層（２）が形成される。以上の工程により、第１，第２
多結晶シリコン層のパターンを用いた薄膜トランジスタ
ーゲート（５）が横方向に形成される。
【００１３】その後、薄膜トランジスターゲート（５）
の上部及びトンネル表面にゲート絶縁膜（６）を堆積す
る。ゲート絶縁膜（６）は、トンネル内部と薄膜トラン
ジスターゲート（５）の上部に形成される。次に、トン
ネル内部と上部面にあるゲート絶縁膜（６）の表面に第
３多結晶シリコン層を堆積し、リソグラフィ技術による
パターン処理で第３多結晶シリコン層パターンを形成し
て薄膜トランジスターチャネル（７）を形成する（図４
（ａ））。その後、予定されたチャネル領域でない部分
の第３多結晶シリコン層のパターンに、チャネル領域に
注入された不純物とは異なるタイプの不純物をイオン注
入し、薄膜トランジスターのソース（８Ａ）及びドレイ
ン（８Ｂ）を形成する（図４（ｂ）（ｃ））。薄膜トラ
ンジスターゲート（５）は２層構造で積層され、各々の
ゲート（５）の上部にはゲート絶縁膜（６）により絶縁
された薄膜トランジスターチャネル（７）が各々積層さ
れて形成されるが、ソース（８Ａ）及びドレイン（８
Ｂ）にはチャネル（７）が並列で接続されている（図４
（ｂ）参照）。上記の本発明で主旨すべき点は、第一
に、薄膜トランジスターのソースとドレインを形成する
工程もイオン注入工程の代りに固体ソースが利用できる
こと、第二に、薄膜トランジスターのチャネルは多結晶
シリコン層の代りに非晶質シリコン層が利用できるこ
と、第三に、薄膜トランジスターのチャネルを薄膜トラ
ンジスターのゲートの上部に形成する代りに薄膜トラン
ジスターのゲートの下部に形成もできることである。
の上部及びトンネル表面にゲート絶縁膜（６）を堆積す
る。ゲート絶縁膜（６）は、トンネル内部と薄膜トラン
ジスターゲート（５）の上部に形成される。次に、トン
ネル内部と上部面にあるゲート絶縁膜（６）の表面に第
３多結晶シリコン層を堆積し、リソグラフィ技術による
パターン処理で第３多結晶シリコン層パターンを形成し
て薄膜トランジスターチャネル（７）を形成する（図４
（ａ））。その後、予定されたチャネル領域でない部分
の第３多結晶シリコン層のパターンに、チャネル領域に
注入された不純物とは異なるタイプの不純物をイオン注
入し、薄膜トランジスターのソース（８Ａ）及びドレイ
ン（８Ｂ）を形成する（図４（ｂ）（ｃ））。薄膜トラ
ンジスターゲート（５）は２層構造で積層され、各々の
ゲート（５）の上部にはゲート絶縁膜（６）により絶縁
された薄膜トランジスターチャネル（７）が各々積層さ
れて形成されるが、ソース（８Ａ）及びドレイン（８
Ｂ）にはチャネル（７）が並列で接続されている（図４
（ｂ）参照）。上記の本発明で主旨すべき点は、第一
に、薄膜トランジスターのソースとドレインを形成する
工程もイオン注入工程の代りに固体ソースが利用できる
こと、第二に、薄膜トランジスターのチャネルは多結晶
シリコン層の代りに非晶質シリコン層が利用できるこ
と、第三に、薄膜トランジスターのチャネルを薄膜トラ
ンジスターのゲートの上部に形成する代りに薄膜トラン
ジスターのゲートの下部に形成もできることである。
【００１４】
【発明の効果】上記のようにチャネルが積層構造をもつ
薄膜トランジスターを製造することによって、狭い面積
でも十分なチャネル幅を確保できる。その為、薄膜トラ
ンジスターがオン動作の時、駆動電流を増大させること
ができる。
薄膜トランジスターを製造することによって、狭い面積
でも十分なチャネル幅を確保できる。その為、薄膜トラ
ンジスターがオン動作の時、駆動電流を増大させること
ができる。
【００１５】それによって、高集積ＳＲＡＭ製造の時、
単位セルの面積を縮められるので集積度を高めることが
できる。また、高解像度を要求するＬＣＤ製造の時、薄
膜トランジスターが占める面積を最小化させて従来のＬ
ＣＤよりもっと高い解像度を得られる効果がある。
単位セルの面積を縮められるので集積度を高めることが
できる。また、高解像度を要求するＬＣＤ製造の時、薄
膜トランジスターが占める面積を最小化させて従来のＬ
ＣＤよりもっと高い解像度を得られる効果がある。
【図１】図１は本発明の一実施例により積層薄膜トラン
ジスターを製造する工程（１）を示し、図１（ａ），
（ｂ）は第１絶縁膜の上部の第１多結晶シリコン層を堆
積し、その上部に第２絶縁膜パターンを形成した断面図
と平面図である。
ジスターを製造する工程（１）を示し、図１（ａ），
（ｂ）は第１絶縁膜の上部の第１多結晶シリコン層を堆
積し、その上部に第２絶縁膜パターンを形成した断面図
と平面図である。
【図２】図２は本発明の一実施例により積層薄膜トラン
ジスターを製造する工程（２）を示し、図２（ａ），
（ｂ）は第２多結晶シリコン層パターンを形成した断面
図と平面図である。
ジスターを製造する工程（２）を示し、図２（ａ），
（ｂ）は第２多結晶シリコン層パターンを形成した断面
図と平面図である。
【図３】図３は本発明の一実施例により積層薄膜トラン
ジスターを製造する工程（３）を示し、図３（ａ），
（ｂ）は第２絶縁膜パターンを除去し、薄膜トランジス
ターゲートを形成した断面図と平面図である。
ジスターを製造する工程（３）を示し、図３（ａ），
（ｂ）は第２絶縁膜パターンを除去し、薄膜トランジス
ターゲートを形成した断面図と平面図である。
【図４】図４は本発明の一実施例により積層薄膜トラン
ジスターを製造する工程（４）を示し、（ａ），（ｂ）
と（ｃ）はゲート絶縁膜と薄膜トランジスターのチャネ
ルとソース、ドレインを形成した断面図と平面図であ
る。
ジスターを製造する工程（４）を示し、（ａ），（ｂ）
と（ｃ）はゲート絶縁膜と薄膜トランジスターのチャネ
ルとソース、ドレインを形成した断面図と平面図であ
る。
１…絶縁膜、２…第１多結晶シリコン層、３…絶縁膜、
４…第２多結晶シリコン層、５…ゲート、６…ゲート絶
縁膜、７…チャネル、８Ａ，８Ｂ…ソース、ドレイン。
４…第２多結晶シリコン層、５…ゲート、６…ゲート絶
縁膜、７…チャネル、８Ａ，８Ｂ…ソース、ドレイン。
Claims (7)
- 【請求項１】 一定の方向にパターンが形成された第１
シリコン層と第２シリコン層の両端部が電気的に接続さ
れ、中央部に予定された厚さで離隔され、トンネルが形
成された薄膜トランジスターゲートと、 前記薄膜トランジスターゲートの上部表面と中央部のト
ンネル表面に形成されたゲート絶縁膜と、 前記薄膜トランジスターゲートのトンネル内部と上部面
のゲート絶縁膜表面に薄膜トランジスターゲートとが重
畳された部分に形成された２層構造の薄膜トランジスタ
ーチャネルと、 前記薄膜トランジスターゲートと重畳されない部分に、
２層構造のチャネルと接続されて形成された薄膜トラン
ジスターのソース、ドレインとを具備する積層薄膜トラ
ンジスター。 - 【請求項２】 前記第１シリコン層及び前記第２シリコ
ン層は、非晶質シリコン又は多結晶シリコンのいずれか
であることを特徴とする請求項１記載の積層薄膜トラン
ジスター。 - 【請求項３】 前記薄膜トランジスターのチャネル層と
ソース、ドレインは、シリコン層として不純物タイプが
互いに異なることを特徴とする請求項１記載の積層薄膜
トランジスター。 - 【請求項４】 薄膜トランジスター製造方法において、 第１絶縁膜の上部に第１シリコン層を堆積し、その上部
に第２絶縁膜パターンを形成する工程と、 第２シリコン層を堆積し、リソグラフィ技術で第２シリ
コン層パターンを形成する工程と、 湿式エッチング処理で前記第２絶縁膜を完全にエッチン
グし、前記第１シリコン層と前記第２シリコン層の間に
トンネルを形成する工程と、 リソグラフィ技術で前記第２シリコン層パターンと同一
の第１シリコン層パターンを形成し、それによって前記
第１シリコン層パターンと前記第２シリコン層パターン
が両端部で接続された薄膜トランジスターゲートを形成
する工程と、 前記薄膜トランジスターゲート内部のトンネル表面とゲ
ート上部面にゲート酸化膜を形成する工程と、 前記ゲート酸化膜の表面に第３シリコン層を堆積し、リ
ソグラフィ技術で第３シリコン層パターンを形成してゲ
ート内部のトンネルとゲート上部面に２層構造の薄膜ト
ランジスターチャネルを形成する工程と、 チャネル領域でない部分の第３シリコン層パターンに不
純物をイオン注入してソース、ドレインを形成する工程
を含む積層薄膜トランジスターの製造方法。 - 【請求項５】 前記第１シリコン層、前記第２シリコン
層、前記第３シリコン層は、多結晶シリコン層又は非晶
質シリコン層のいずれかであることを特徴とする請求項
４記載の積層薄膜トランジスターの製造方法。 - 【請求項６】 前記ソース、ドレインは薄膜トランジス
ターゲートと重畳されない第３シリコン層の領域に形成
されることを特徴とする請求項４記載の積層薄膜トラン
ジスターの製造方法。 - 【請求項７】 前記第１、第２シリコン層パターンと前
記第３シリコン層パターンとは直交するように形成する
ことを特徴とする請求項４記載の積層薄膜トランジスタ
ーの製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019920011680A KR950002202B1 (ko) | 1992-07-01 | 1992-07-01 | 적층 박막 트랜지스터 제조방법 |
| KR92-11680 | 1992-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685263A true JPH0685263A (ja) | 1994-03-25 |
| JPH0793442B2 JPH0793442B2 (ja) | 1995-10-09 |
Family
ID=19335698
Family Applications (1)
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| JP5163670A Expired - Lifetime JPH0793442B2 (ja) | 1992-07-01 | 1993-07-01 | 積層薄膜トランジスター及びその製造方法 |
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|---|---|
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| JP (1) | JPH0793442B2 (ja) |
| KR (1) | KR950002202B1 (ja) |
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| DE10055765A1 (de) * | 2000-11-10 | 2002-05-23 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone |
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-
1993
- 1993-06-30 US US08/085,399 patent/US5372959A/en not_active Expired - Lifetime
- 1993-07-01 JP JP5163670A patent/JPH0793442B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-12 US US08/304,368 patent/US6291863B1/en not_active Expired - Fee Related
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