JPH02210879A - フローティングゲートを有するｆｅｔ及びその製造方法 - Google Patents
フローティングゲートを有するｆｅｔ及びその製造方法Info
- Publication number
- JPH02210879A JPH02210879A JP2959789A JP2959789A JPH02210879A JP H02210879 A JPH02210879 A JP H02210879A JP 2959789 A JP2959789 A JP 2959789A JP 2959789 A JP2959789 A JP 2959789A JP H02210879 A JPH02210879 A JP H02210879A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline
- layer
- insulating film
- film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 7
- 230000002950 deficient Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- RFCAUADVODFSLZ-UHFFFAOYSA-N 1-Chloro-1,1,2,2,2-pentafluoroethane Chemical compound FC(F)(F)C(F)(F)Cl RFCAUADVODFSLZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 235000019406 chloropentafluoroethane Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフローティングゲートを有するＦＥＴ及びその
製造方法に関するものである。
製造方法に関するものである。
従来、半導体集積回路メモリにおける消去可能形の不運
発性メモリとしてＥＰＲＯＭ及びゲート膜の膜厚によっ
て区別されるＥ１！ＦＲＯＭが［特開昭５９−２１０６
７３号、特開昭６０−７７７７号、特開昭６１−１１１
５Ｓｉ号」に開示される。これらのメモリセル構造とし
ては、フローティングゲート形が一般的に用いられてい
る。
発性メモリとしてＥＰＲＯＭ及びゲート膜の膜厚によっ
て区別されるＥ１！ＦＲＯＭが［特開昭５９−２１０６
７３号、特開昭６０−７７７７号、特開昭６１−１１１
５Ｓｉ号」に開示される。これらのメモリセル構造とし
ては、フローティングゲート形が一般的に用いられてい
る。
このメモリセル構造の製造方法を第３図に工程図を示し
て説明する。
て説明する。
先ず、第３図（ａ）に示す如り、ＳＩ基板１上にゲート
絶縁膜２、リン等の不純物を含む第１の多結晶３３層３
、中間絶縁膜４及び不純物を含む第２の多結晶３３層５
を順次積層形成する。
絶縁膜２、リン等の不純物を含む第１の多結晶３３層３
、中間絶縁膜４及び不純物を含む第２の多結晶３３層５
を順次積層形成する。
その後、第３図（ｂｌに示す如く、上記第２の多結晶Ｓ
ｉ層５、中間絶縁膜４及び第１の多結晶Ｓｉ層３を順次
バターニングして、所定形状のパターン６を得る。
ｉ層５、中間絶縁膜４及び第１の多結晶Ｓｉ層３を順次
バターニングして、所定形状のパターン６を得る。
次に、第３図（Ｃ１に示す如く、このパターン６の両側
方の基板１表面に周知の技術を以てセルのソース領域７
及びドレイン領域８を夫々形成する。
方の基板１表面に周知の技術を以てセルのソース領域７
及びドレイン領域８を夫々形成する。
その後、上記パターン６の表面に絶縁膜９を被着する。
斯（して、かかる構造のメモリセルにおいては、第１の
多結晶Ｓｉ層３がフローティングゲートとなり、第２の
多結晶Ｓｉ層５がコントロールゲートとなる。従って、
コントロールゲートと例えばドレイン電極との間に所定
の電界を印加することにより、キャリアがゲート絶縁膜
２を通過してフローティングゲートに蓄積され、メモリ
作用を示していた。
多結晶Ｓｉ層３がフローティングゲートとなり、第２の
多結晶Ｓｉ層５がコントロールゲートとなる。従って、
コントロールゲートと例えばドレイン電極との間に所定
の電界を印加することにより、キャリアがゲート絶縁膜
２を通過してフローティングゲートに蓄積され、メモリ
作用を示していた。
然し乍ら、従来メモリセル構造においては、多結晶Ｓｉ
層を２層積層構造とするため、段差が大きくなり、微細
化が進むに伴って配線が困難になるという問題点がある
と共に、絶縁膜９がパターン６の上面と側面とで均一膜
厚に形成されないため、絶縁不良が生じるという問題点
もあった。
層を２層積層構造とするため、段差が大きくなり、微細
化が進むに伴って配線が困難になるという問題点がある
と共に、絶縁膜９がパターン６の上面と側面とで均一膜
厚に形成されないため、絶縁不良が生じるという問題点
もあった。
又、第２の多結晶Ｓｉ層５、中間絶縁膜４及び第１の多
結晶Ｓｉ層３を連続してエツチングするので、特にフロ
ーティングゲートとなる第１の多結晶Ｓｉ層３のパター
ニング寸法の制御性が悪いという問題点があった。
結晶Ｓｉ層３を連続してエツチングするので、特にフロ
ーティングゲートとなる第１の多結晶Ｓｉ層３のパター
ニング寸法の制御性が悪いという問題点があった。
本発明の目的は上述の問題点に鑑み、セル形状の段差が
小さく、絶縁不良が防止できると共に、フローティング
ゲートの寸法制御性が向上できるフローティングゲート
を有するＦＥＴ及びその製造方法を提供するものである
。
小さく、絶縁不良が防止できると共に、フローティング
ゲートの寸法制御性が向上できるフローティングゲート
を有するＦＥＴ及びその製造方法を提供するものである
。
本発明は上述した目的を達成するため、基板上にゲート
絶縁膜を介して積層形成した第１の多結晶Ｓｉ層と、該
第１の多結晶Ｓｉ層の側面に中間絶縁膜を介して形成し
た第２の多結晶Ｓｉ層と、上記第１及び第２の多結晶Ｓ
ｉ層並びに上記中間絶縁膜の上面に形成したＳｉＮ膜と
、上記第２の多結晶Ｓｔ層の両側方の基板表面に形成し
たソース・ドレイン領域と、上記基板全面に堆積形成し
た上層絶縁膜と、該上層絶縁膜及び上記ゲート絶縁膜に
形成し、上記ソース・ドレイン領域上に個別に接合する
電極とを具備したフローティングゲートを有するＦＥＴ
であり、その製造方法としては、基板上にゲート絶縁膜
、第１の多結晶Ｓｉ層及びＳｉＮ膜を順次積層形成する
工程と、上記第１の多結晶Ｓｔ層のエツチング速度がＳ
ｊＮ ｉｌｌのエツチング速度より大きくなるようにし
たエツチング条件下において、同一マスクを用いて、上
記ＳｉＮ膜を所望パターンにエツチングすると共に、上
記ＳｉＮ膜下の上記第１の多結晶Ｓｉ層側部をオーバー
エツチング除去する工程と、次に、上記第１の多結晶Ｓ
ｉ層側面に中間絶縁膜を形成する工程と、上記基板全面
に第２の多結晶Ｓｉ層を堆積する工程と、該第２の多結
晶Ｓｉ層のエツチング速度が上記ＳｉＮ膜のエツチング
速度より太き（なるようにしたエツチング条件下におい
て、上記ＳｉＮ膜下方の上記第２の多結晶５５層を除（
部分をエツチング除去する工程と、その後、該第２の多
結晶Ｓｉ層両側方の上記基板表面にソース・ドレイン領
域を形成する工程と、上記基板全面に上層絶縁膜を堆積
した後、該上層絶縁膜及び上記ゲート絶縁膜に上記ソー
ス・ドレイン領域と接合する電極を夫々個別に形成する
工程とを含むものである。
絶縁膜を介して積層形成した第１の多結晶Ｓｉ層と、該
第１の多結晶Ｓｉ層の側面に中間絶縁膜を介して形成し
た第２の多結晶Ｓｉ層と、上記第１及び第２の多結晶Ｓ
ｉ層並びに上記中間絶縁膜の上面に形成したＳｉＮ膜と
、上記第２の多結晶Ｓｔ層の両側方の基板表面に形成し
たソース・ドレイン領域と、上記基板全面に堆積形成し
た上層絶縁膜と、該上層絶縁膜及び上記ゲート絶縁膜に
形成し、上記ソース・ドレイン領域上に個別に接合する
電極とを具備したフローティングゲートを有するＦＥＴ
であり、その製造方法としては、基板上にゲート絶縁膜
、第１の多結晶Ｓｉ層及びＳｉＮ膜を順次積層形成する
工程と、上記第１の多結晶Ｓｔ層のエツチング速度がＳ
ｊＮ ｉｌｌのエツチング速度より大きくなるようにし
たエツチング条件下において、同一マスクを用いて、上
記ＳｉＮ膜を所望パターンにエツチングすると共に、上
記ＳｉＮ膜下の上記第１の多結晶Ｓｉ層側部をオーバー
エツチング除去する工程と、次に、上記第１の多結晶Ｓ
ｉ層側面に中間絶縁膜を形成する工程と、上記基板全面
に第２の多結晶Ｓｉ層を堆積する工程と、該第２の多結
晶Ｓｉ層のエツチング速度が上記ＳｉＮ膜のエツチング
速度より太き（なるようにしたエツチング条件下におい
て、上記ＳｉＮ膜下方の上記第２の多結晶５５層を除（
部分をエツチング除去する工程と、その後、該第２の多
結晶Ｓｉ層両側方の上記基板表面にソース・ドレイン領
域を形成する工程と、上記基板全面に上層絶縁膜を堆積
した後、該上層絶縁膜及び上記ゲート絶縁膜に上記ソー
ス・ドレイン領域と接合する電極を夫々個別に形成する
工程とを含むものである。
本発明においては、第１及び第２の多結晶Ｓｉ層とＳｉ
Ｎ膜とのエツチング残度の違いを利用して、コントロー
ルゲートとなる第１の多結晶Ｓｉ層の側面に中間絶縁膜
を介してフローティングゲートとなる第２の多結晶Ｓｉ
層を形成したので、セルの段差が低く抑えられ、絶縁膜
厚不均一による絶縁不良が防止される。加えて、第２の
多結晶Ｓｉ層はその直上のＳｉＮ膜をマスクとしてエツ
チングされるので、第２の多結晶Ｓｉ層のエツチング寸
法の制御性が向上する。
Ｎ膜とのエツチング残度の違いを利用して、コントロー
ルゲートとなる第１の多結晶Ｓｉ層の側面に中間絶縁膜
を介してフローティングゲートとなる第２の多結晶Ｓｉ
層を形成したので、セルの段差が低く抑えられ、絶縁膜
厚不均一による絶縁不良が防止される。加えて、第２の
多結晶Ｓｉ層はその直上のＳｉＮ膜をマスクとしてエツ
チングされるので、第２の多結晶Ｓｉ層のエツチング寸
法の制御性が向上する。
本発明ＦＥＴ及びその製造方法に係る一実施例を第１図
にＦＥＴの断面図及び第２図にＦＥＴの製造工程図を示
して説明する。
にＦＥＴの断面図及び第２図にＦＥＴの製造工程図を示
して説明する。
先ず、ＦＥＴメモリセルの構造について第１図を参照し
て述べる。
て述べる。
即ち、１１はＳｔ基板であり、この基板ＩＩ上にはゲー
ト酸化膜２１、不純物を含む第１の多結晶５１層（コン
トロールゲート）３１及びＳｉＮ膜４１が順次積層形成
されている。上記コントロールゲート３１の側面には中
間絶縁膜５１及び不純物を含む第２の多結晶Ｓｉ層（フ
ローティングゲート）６１が、上記ＳｉＮ Ｈ４１下に
おいて順次形成されている。そして、これらＳｉＮ膜４
１．フローティングゲート６１及びゲート酸化膜２１の
表面には絶縁膜７１が被着形成されている。又、上記フ
ローティングゲート６１が隣接する基板１１内にはドレ
イン領域Ｓｉ及びソース領域９１が夫々形成され、これ
ら領域Ｓｉ．９１上には夫々個別に電極１０１が形成さ
れている。
ト酸化膜２１、不純物を含む第１の多結晶５１層（コン
トロールゲート）３１及びＳｉＮ膜４１が順次積層形成
されている。上記コントロールゲート３１の側面には中
間絶縁膜５１及び不純物を含む第２の多結晶Ｓｉ層（フ
ローティングゲート）６１が、上記ＳｉＮ Ｈ４１下に
おいて順次形成されている。そして、これらＳｉＮ膜４
１．フローティングゲート６１及びゲート酸化膜２１の
表面には絶縁膜７１が被着形成されている。又、上記フ
ローティングゲート６１が隣接する基板１１内にはドレ
イン領域Ｓｉ及びソース領域９１が夫々形成され、これ
ら領域Ｓｉ．９１上には夫々個別に電極１０１が形成さ
れている。
次に、かかるメモリセル゛の製造方法について、第１図
及び第２図を参照して述べる。
及び第２図を参照して述べる。
先ず、第２図Ｔａｌに示す如＜、Ｓｉ基板１１の表面に
ゲート酸化膜２１を形成した後、このゲート酸化膜２１
上に６００〜８００℃の５ｉＨ２Ｃｊｔガスを用いたＣ
ＶＤ法により高濃度にリン等の不純物を含む第１の多結
晶Ｓｉ層（コントロールゲート）３１を２０００〜５０
００人厚程度形成する。その後、この第１の多結晶Ｓｉ
層３１上にＬＰＣＶＤ法によりＮＨ３と５ｉＨ１ＣＺ２
ガスを用い６００〜８００℃でＳｉＮ膜４１を形成する
０次に、このＳｉＮ膜４膜上１上ターン化されたレジス
ト１１１を形成する。
ゲート酸化膜２１を形成した後、このゲート酸化膜２１
上に６００〜８００℃の５ｉＨ２Ｃｊｔガスを用いたＣ
ＶＤ法により高濃度にリン等の不純物を含む第１の多結
晶Ｓｉ層（コントロールゲート）３１を２０００〜５０
００人厚程度形成する。その後、この第１の多結晶Ｓｉ
層３１上にＬＰＣＶＤ法によりＮＨ３と５ｉＨ１ＣＺ２
ガスを用い６００〜８００℃でＳｉＮ膜４１を形成する
０次に、このＳｉＮ膜４膜上１上ターン化されたレジス
ト１１１を形成する。
そして、第２回出）に示す如く、・上記レジスト１１１
をマスクとして、最上層のＳｉＮ膜４１をエツチングし
、続いて、ＳｉＮ膜４１と第１の多結晶３１層３１との
エツチングレートの比が少なくとも１：５以上になる条
件下で第１の多結晶Ｓｉ層３１もエツチングしてパター
ン化する。この場合、例えばＳＦｂ とフロン１１５と
の混合ガスを用いて、Ｏｔプラズマ中で反応させると、
各々の膜に対するエツチングレートとして、ＳｉＮＭ４
１に対しては約２００人／分、第１の多結晶３１層３１
に対しては約２０００人／分になる。従って、厚さ３０
００人の第１の多結晶Ｓｉ層３１のエツチング時間を３
分に設定すると、この第１の多結晶３１層３１のオーバ
ーエツチングにより少なくとも５ｉＮｉ１４１のエツチ
ング残り（以下底という）ｄが約１０００〜２０００人
得られる。
をマスクとして、最上層のＳｉＮ膜４１をエツチングし
、続いて、ＳｉＮ膜４１と第１の多結晶３１層３１との
エツチングレートの比が少なくとも１：５以上になる条
件下で第１の多結晶Ｓｉ層３１もエツチングしてパター
ン化する。この場合、例えばＳＦｂ とフロン１１５と
の混合ガスを用いて、Ｏｔプラズマ中で反応させると、
各々の膜に対するエツチングレートとして、ＳｉＮＭ４
１に対しては約２００人／分、第１の多結晶３１層３１
に対しては約２０００人／分になる。従って、厚さ３０
００人の第１の多結晶Ｓｉ層３１のエツチング時間を３
分に設定すると、この第１の多結晶３１層３１のオーバ
ーエツチングにより少なくとも５ｉＮｉ１４１のエツチ
ング残り（以下底という）ｄが約１０００〜２０００人
得られる。
しかる後、第２図（Ｃ１に示す如く、レジスト１１１を
除去後、基板１１を酸化することにより、第１の多結晶
３１層３１の側面に均一な膜厚の中間酸化［１５１を数
百人厚形成する。
除去後、基板１１を酸化することにより、第１の多結晶
３１層３１の側面に均一な膜厚の中間酸化［１５１を数
百人厚形成する。
その後、第２図＋ｄｌに示す如（、基板１１全面に、６
００〜８００℃の５ｉＨ１ＣＺ、ガス中におけるＣＶＤ
法を以て第２の多結晶Ｓｉ層６Ｉを堆積する。この場合
、上記第２の多結晶Ｓｉ層６１はＳｉＮ膜４１の庇ｄの
下にも容易に堆積される。
００〜８００℃の５ｉＨ１ＣＺ、ガス中におけるＣＶＤ
法を以て第２の多結晶Ｓｉ層６Ｉを堆積する。この場合
、上記第２の多結晶Ｓｉ層６１はＳｉＮ膜４１の庇ｄの
下にも容易に堆積される。
次いで、第２図（ｅ）に示す如＜ 、ＳＦｉとフロン１
１５との混合ガスを用い、０富プラズマ中で上記第２の
多結晶Ｓｉ層６１をエツチングする。このとき、第２の
多結晶Ｓｉ層６１のエツチングレートを５ｉＮｌ１４１
のエツチングレートの５倍以上としたので、ＳｉＮ膜４
１の庇ｄがエツチングマスクとして作用し、第２の多結
晶３１層６１のうち当該マスクの下方を除（部分は除去
される。
１５との混合ガスを用い、０富プラズマ中で上記第２の
多結晶Ｓｉ層６１をエツチングする。このとき、第２の
多結晶Ｓｉ層６１のエツチングレートを５ｉＮｌ１４１
のエツチングレートの５倍以上としたので、ＳｉＮ膜４
１の庇ｄがエツチングマスクとして作用し、第２の多結
晶３１層６１のうち当該マスクの下方を除（部分は除去
される。
しかる後、第１図に示す如（、ゲート酸化膜２１の所定
部分を除去して、基板１１の表面にセルのソース及びド
レイン領域９１．Ｓｉをイオン注入法により形成する。
部分を除去して、基板１１の表面にセルのソース及びド
レイン領域９１．Ｓｉをイオン注入法により形成する。
その後、基板１１全面に絶縁膜７１を堆積し、この絶縁
膜７１に電極取り出し部を形成する。そして、この電極
取り出し部にソース及びドレイン領域９１．Ｓｉの電極
１０１を個別に形成し、メモリセルが完成する。
膜７１に電極取り出し部を形成する。そして、この電極
取り出し部にソース及びドレイン領域９１．Ｓｉの電極
１０１を個別に形成し、メモリセルが完成する。
以上説明したように本発明によれば、選択性の強いエツ
チング条件を用いてＳｉＮ膜と第１の多結晶Ｓｉ層とを
エツチングし、庇を形成することにより、この庇の下に
第２の多結晶Ｓｔ層を残し、第１及び第２の多結晶Ｓｉ
層間に中間絶縁膜を介在するので、第１の多結晶Ｓｉ層
をコントロールゲートとし、第２の多結晶Ｓｉ層をフロ
ーティングゲートとして用いることができる。そして、
フローティングゲートとコントロールゲートとは積層し
ないので、セルの段差を低く抑えることができる。この
ため、素子の配線が容易になると共に、絶縁不良が防止
できる。又、フローティングゲートの寸法は庇の寸法に
よって制御できるので、フローティングゲートの製造上
の制御性が向上する。更に、ＥＰＲＯＨに適用した場合
、本発明のメモリセル構造によれば、データ消去に用い
る紫外線が従来構造に比べてさえぎられることがないの
で、消去効率が極めて良くなる等の特存の効果により上
述した課題を解決し得る。
チング条件を用いてＳｉＮ膜と第１の多結晶Ｓｉ層とを
エツチングし、庇を形成することにより、この庇の下に
第２の多結晶Ｓｔ層を残し、第１及び第２の多結晶Ｓｉ
層間に中間絶縁膜を介在するので、第１の多結晶Ｓｉ層
をコントロールゲートとし、第２の多結晶Ｓｉ層をフロ
ーティングゲートとして用いることができる。そして、
フローティングゲートとコントロールゲートとは積層し
ないので、セルの段差を低く抑えることができる。この
ため、素子の配線が容易になると共に、絶縁不良が防止
できる。又、フローティングゲートの寸法は庇の寸法に
よって制御できるので、フローティングゲートの製造上
の制御性が向上する。更に、ＥＰＲＯＨに適用した場合
、本発明のメモリセル構造によれば、データ消去に用い
る紫外線が従来構造に比べてさえぎられることがないの
で、消去効率が極めて良くなる等の特存の効果により上
述した課題を解決し得る。
第１図及び第２図は本発明の一実施例を示すもので、第
１図はＦＥＴの断面図、第２図はＦＥＴの製造工程図、
第３図は従来方法の工程図である。 １１・・・Ｓｉ基板、２ｍ・・ゲート酸化膜、３１・・
・第１の多結晶Ｓｉ層（コントロールゲート） ４１
・・・ＳｉＮ膜、５１・・・中間絶縁膜、６１・・・第
２の多結晶Ｓｉ層（フローティングゲート） ７１・
・・絶縁膜、Ｓｉ・・・ドレイン領域、９１・・・ソー
ス領域、１０１・・・電極、１１１・・・レジスト、ｄ
・・・庇。 本発明ＦＥＴの断面図 第１図 本発明方法の工程図 第２図
１図はＦＥＴの断面図、第２図はＦＥＴの製造工程図、
第３図は従来方法の工程図である。 １１・・・Ｓｉ基板、２ｍ・・ゲート酸化膜、３１・・
・第１の多結晶Ｓｉ層（コントロールゲート） ４１
・・・ＳｉＮ膜、５１・・・中間絶縁膜、６１・・・第
２の多結晶Ｓｉ層（フローティングゲート） ７１・
・・絶縁膜、Ｓｉ・・・ドレイン領域、９１・・・ソー
ス領域、１０１・・・電極、１１１・・・レジスト、ｄ
・・・庇。 本発明ＦＥＴの断面図 第１図 本発明方法の工程図 第２図
Claims (2)
- （１）フローティングゲートを有するＦＥＴにおいて、 ゲート絶縁膜上に選択形成された第１の多結晶Ｓｉ層（
コントロールゲート）の側面に中間絶縁膜を介して第２
の多結晶Ｓｉ層（フローティングゲート）を形成したこ
とを特徴とするフローティングゲートを有するＦＥＴ。 - （２）基板上にゲート絶縁膜、第１の多結晶Ｓｉ層及び
ＳｉＮ膜を順次積層形成する工程と、 上記第１の多結晶Ｓｉ層のエッチング速度がＳｉＮ膜の
エッチング速度より大きくなるようにしたエッチング条
件下において、同一マスクを用いて、上記ＳｉＮ膜を所
望パターンにエッチングすると共に、上記ＳｉＮ膜下の
上記第１の多結晶Ｓｉ層側部をオーバーエッチング除去
する工程と、 次に、上記第１の多結晶Ｓｉ層側面に中間絶縁膜を形成
する工程と、 上記基板全面に第２の多結晶Ｓｉ層を堆積する工程と、 該第２の多結晶Ｓｉ層のエッチング速度が上記ＳｉＮ膜
のエッチング速度より大きくなるようにしたエッチング
条件下において、上記ＳｉＮ膜下方の上記第２の多結晶
Ｓｉ層を除く部分をエッチング除去する工程と、 その後、上記第２の多結晶Ｓｉ層両側方の上記基板表面
にソース・ドレイン領域を形成する工程と、上記基板全
面に上層絶縁膜を堆積した後、該上層絶縁膜及び上記ゲ
ート絶縁膜に上記ソース・ドレイン領域と接合する電極
を夫々個別に形成する工程とを含むことを特徴とするフ
ローティングゲートを有するＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2959789A JPH02210879A (ja) | 1989-02-10 | 1989-02-10 | フローティングゲートを有するｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2959789A JPH02210879A (ja) | 1989-02-10 | 1989-02-10 | フローティングゲートを有するｆｅｔ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210879A true JPH02210879A (ja) | 1990-08-22 |
Family
ID=12280486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2959789A Pending JPH02210879A (ja) | 1989-02-10 | 1989-02-10 | フローティングゲートを有するｆｅｔ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210879A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252072A (ja) * | 1991-01-28 | 1992-09-08 | Toshiba Corp | 半導体装置 |
| US5432112A (en) * | 1994-05-06 | 1995-07-11 | United Microelectronics Corporation | Process for EPROM, flash memory with high coupling ratio |
| US5739568A (en) * | 1994-11-28 | 1998-04-14 | Motorola, Inc. | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming method for the same |
-
1989
- 1989-02-10 JP JP2959789A patent/JPH02210879A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252072A (ja) * | 1991-01-28 | 1992-09-08 | Toshiba Corp | 半導体装置 |
| US5432112A (en) * | 1994-05-06 | 1995-07-11 | United Microelectronics Corporation | Process for EPROM, flash memory with high coupling ratio |
| US5739568A (en) * | 1994-11-28 | 1998-04-14 | Motorola, Inc. | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming method for the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0296362A (ja) | 半導体装置およびその製造方法 | |
| JPH07112020B2 (ja) | Ｅｐｒｏｍセルの製造方法 | |
| JPH0685263A (ja) | 積層薄膜トランジスター及びその製造方法 | |
| JPS5856268B2 (ja) | 半導体装置の製造方法 | |
| JP3344786B2 (ja) | 半導体メモリセルのキャパシタ電極製造方法 | |
| JPH0669099B2 (ja) | Ｍｉｓ型半導体装置 | |
| JPH05190809A (ja) | 半導体装置の製造方法 | |
| JPH02210879A (ja) | フローティングゲートを有するｆｅｔ及びその製造方法 | |
| JP2674085B2 (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| JPH0426162A (ja) | 浮遊ゲート型半導体記憶装置およびその製造方法 | |
| JPH09237881A (ja) | 半導体メモリセル及びその製造方法 | |
| JPH01215060A (ja) | メモリ装置の製造方法 | |
| JPS63188966A (ja) | 半導体装置の製造方法 | |
| JPS6050964A (ja) | 半導体装置 | |
| JP2946720B2 (ja) | 半導体メモリの製造方法 | |
| JPS63197368A (ja) | 半導体装置とその製造方法 | |
| KR960004464B1 (ko) | 반도체 메모리장치의 제조방법 | |
| JPS63179569A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6020564A (ja) | 半導体装置の製造方法 | |
| JPH03184341A (ja) | 半導体装置及びその製造方法 | |
| JPS60234326A (ja) | 半導体装置の製造方法 | |
| JPH03188678A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63293948A (ja) | 層間絶縁膜の形成方法 | |
| JPH01290255A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH06120104A (ja) | 半導体装置の製造方法 |