JP2946720B2 - 半導体メモリの製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、トランジスタと容量素子とでメモリセルが
構成されている半導体メモリ、特に、積層容量型DRAMと
称されている半導体メモリの製造方法に関するものであ
る。

〔発明の概要〕

本発明は、上記の様な半導体メモリの製造方法におい
て、トランジスタのゲート電極による段差部における側
壁スペーサで容量素子の記憶ノードに空洞を形成するこ
とによって、プロセスの増大を抑制しつつ動作マージン
の大きな半導体メモリを高い歩留りで製造することがで
きる様にしたものである。

〔従来の技術〕

積層容量型DRAMを微細化しても所定のセル容量を確保
して動作マージンを確保するために、従来はトランジス
タのゲート電極による段差を大きくしていた。

即ち、トランジスタのゲート電極による段差を大きく
すると、トランジスタのソース・ドレイン領域上からゲ
ート電極上にまで広がっている記憶ノードの表面積が大
きくなり、これによってセル容量が大きくなる。

〔発明が解決しようとする課題〕

しかし、大規模メモリでは、パターン段差を低減させ
るために、横方向の縮小に伴って縦方向の縮小も必要に
なってきている。

このため、トランジスタのゲート電極による段差を大
きくすることによって記憶ノードの表面積を大きくする
という従来の技術は、採用できなくなってきている。

〔課題を解決するための手段〕

本発明による半導体メモリの製造方法では、トランジ
スタのゲート電極15による段差部を跨ぎ且つ互いに積層
されている複数の導電膜23、25と、前記段差部の側面に
のみ存在して前記複数の導電膜23、25に挟まれている側
壁スペーサ24とを形成し、前記複数の導電膜23、25の各
層を容量素子の記憶ノード27のパターンに加工すること
と、この加工によって露出した前記側壁スペーサ24を除
去することとを順次に繰り返し、前記加工を施された前
記複数の導電膜23、25の表面に誘電体膜を形成する。

〔作用〕

本発明による半導体メモリの製造方法では、複数の導
電膜23、25に挟まれていた側壁スペーサ24を除去するこ
とによって、これら複数の導電膜23、25同士の間に空洞
26が形成され、導電膜23、25のうちの空洞26の内面にも
誘電体膜が形成される。

従って、ゲート電極15による段差が小さくても、記憶
ノード27である導電膜23、25の表面積が大きく、セル容
量が大きい。

また、側壁スペーサ24は段差部の側面にのみ存在させ
るので、この側壁スペーサ24を挟む複数の導電膜23、25
は段差部の上面及び下面の両方で互いに接触して、これ
ら複数の導電膜23、25から、機械的強度が高くてプロセ
ス中に破損しにくい記憶ノード27を形成することができ
る。

また、側壁スペーサ24を段差部の側面にのみ存在させ
ればよいので、材料膜の堆積及びエッチバックのみで側
壁スペーサ24を形成することができ、側壁スペーサ24の
形成に際してマスクが不要であり、記憶ノード27を形成
するためのプロセスが簡単でよい。

しかも、複数の導電膜23、25の積層及び側壁スペーサ
24の形成も、これらの導電膜23、25の加工及び側壁スペ
ーサ24の除去も、同様なプロセスを順次に繰り返すだけ
でよい。

〔実施例〕

以下、本発明の一実施例を、第１図及び第２図を参照
しながら説明する。

本実施例では、第1A図に示す様に、Si基板11の表面に
素子分離用のSiO₂膜12（第２図）をLOCOS法でまず形成
し、このSiO₂膜12に囲まれている素子形成領域13の表面
にゲート酸化膜であるSiO₂膜14を形成する。

そして、SiO₂膜12、14上にポリサイド膜15とSiO₂膜16
とを順次に堆積させ、これらのSiO₂膜16とポリサイド膜
15とをトランジスタのゲート電極のパターンに加工す
る。

その後、ポリサイド膜15とSiO₂膜12、16とをマスクに
してSi基板11中へｎ型不純物を低濃度にイオン注入する
ことによって、素子形成領域13中にn^-拡散層17を形成す
る。

そして、SiO₂膜21をCVDで全面に堆積させ、このSiO₂
膜21に対してRIEによるエッチバックを行う。これによ
って、ポリサイド膜15及びSiO₂膜16の側部に、SiO₂膜21
から成る側壁スペーサを形成する。なお、SiO₂膜21に対
するRIE時に、SiO₂膜14も同時にエッチングされる。

次いで、ポリサイド膜15とSiO₂膜12、16、21とをマス
クにしてSi基板11中へｎ型不純物を高濃度にイオン注入
することによって、素子形成領域13中にn⁺拡散層22を形
成する。

このn⁺拡散層22と既述のn^-拡散層17とがトランジスタ
のソース・ドレイン領域になり、これらの拡散層22、17
とゲート電極であるポリサイド膜15とでLDD構造のトラ
ンジスタが完成する。

その後、ｎ型不純物を添加した多結晶Si膜23つまりDO
POS膜を、全面に堆積させる。この堆積によって、n⁺拡
散層22と多結晶Si膜23とがコンタクトする。

次に、第1B図に示す様に、SiO₂膜24をCVDで全面に堆
積させ、このSiO₂膜24に対してRIEによるエッチバック
を行う。これによって、ポリサイド膜15及びSiO₂膜16に
よる段差部における多結晶Si膜23の側部に、SiO₂膜24か
ら成る側壁スペーサを形成する。

そして、ｎ型不純物を添加した多結晶Si膜25つまりDO
POS膜を、再び全面に堆積させる。この堆積によって、
多結晶Si膜23上に多結晶Si膜25が積層されると共に、Si
O₂膜24が多結晶Si膜23、25に挟まれる。

その後、多結晶Si膜25上にレジスト膜（図示せず）を
形成し、このレジスト膜を記憶ノードのパターンに加工
する。

次に、第1C図に示す様に、上述のレジスト膜をマスク
にして、多結晶Si膜25に対するRIEを行う。この結果、
ポリサイド膜15及びSiO₂膜16による段差部を跨ぐ様に、
多結晶Si膜25がパターニングされる。

多結晶Si膜25がパターニングされるとSiO₂膜24が露出
するまで、今度は、露出しているSiO₂膜24をウェットエ
ッチングによって除去する。

このウェットエッチングによって、パターニングされ
て残っている多結晶Si膜25の下層に位置する部分のSiO₂
膜24も除去される。

この結果、記憶ノードのパターンの多結晶Si膜25と全
面に残っている多結晶Si膜23との間に、記憶ノードのパ
ターンを横断するトンネル状の空洞26が形成される。

そして、上述のレジスト膜をマスクにして、多結晶Si
膜23に対するRIEを更に行って、多結晶Si膜23、25から
成る記憶ノード27を完成させる。

その後は、多結晶Si膜23、25の表面に誘電体膜（図示
せず）を形成し、更にこの誘電体膜上にプレート電極
（図示せず）を形成して、容量素子を完成させる。

この時、多結晶Si膜23、25間に空洞26が形成されてい
るので、この空洞26の内面にも誘電体膜が形成され、更
にこの状態で空洞26がプレート電極によって埋められ
る。

従って、空洞26の内面にも蓄電可能であり、記憶ノー
ド27の表面積が大きくて、本実施例では大きなセル容量
を得ることができる。

なお、本実施例では、２層の多結晶Si膜23、25によっ
て記憶ノード27を構成し、多結晶Si膜23、25の間にのみ
空洞26を形成したが、３層以上の多結晶Si膜によって記
憶ノードを構成し、各層の多結晶Si膜の間に多重に空洞
を形成することもできる。

しかも、空洞を何重に形成する場合であっても、空洞
26を形成するための既述のプロセスと同様のプロセスを
繰り返すだけでよい。

〔発明の効果〕

本発明による半導体メモリの製造方法では、簡単で且
つ同様なプロセスを順次に繰り返すだけでセル容量が大
きく且つプロセス中に破損しにくい記憶ノードを形成す
ることができるので、プロセスの増大を抑制しつつ動作
マージンの大きな半導体メモリを高い歩留りで製造する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を順次に示しており第２図の
Ｉ−Ｉ線に沿う側断面図、第２図は一実施例の途中過程
にあるメモリセルの平面図である。 なお図面に用いた符号において、 15……ポリサイド膜 23……多結晶Si膜 24……SiO₂膜 25……多結晶Si膜 26……空洞 27……記憶ノード である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】トランジスタと容量素子とでメモリセルが
   構成されている半導体メモリの製造方法において、 前記トランジスタのゲート電極による段差部を跨ぎ且つ
   互いに積層されている複数の導電膜と、前記段差部の側
   面にのみ存在して前記複数の導電膜に挟まれている側壁
   スペーサとを形成し、 前記複数の導電膜の各層を前記容量素子の記憶ノードの
   パターンに加工することと、この加工によって露出した
   前記側壁スペーサを除去することとを順次に繰り返し、 前記加工を施された前記複数の導電膜の表面に誘電体膜
   を形成する半導体メモリの製造方法。