JP2858228B2 - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置及びそ
の製造方法に係り、特に大容量のキャパシタを備えた半
導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴ってよ
り大容量のキャパシタが要求されることになった。これ
によりＤＲＡＭのようなメモリにおいては大容量を得る
ためのいろんな構造のキャパシタが提案されたが、取り
分けフィン（Ｆｉｎ）構造のキャパシタの製造方法を図
１を参照して説明すると、次の通りである。
【０００３】先ず、図１（ａ）のようにフィールド酸化
膜２により活性領域と素子分離領域に分けられた半導体
基板１上にゲート絶縁膜３とゲート電極４とソース／ド
レーンＳ／Ｄからなるトランジスタを形成した後、図１
（ｂ）のように前記トランジスタが形成された基板の全
面にわたってエッチング阻止層としてＳｉＮ膜５を蒸着
する。図１（ｃ）のように前記エッチング阻止層５上に
第１絶縁膜として酸化膜を形成し、その上に第１導電層
７としてポリシリコンを蒸着し、再びその上に第２絶縁
膜８の酸化膜を蒸着したのち、前記第２絶縁膜８、第１
導電層７、第１絶縁膜６及びエッチング阻止層５を選択
的にエッチングして前記ソース／ドレーンＳ／Ｄを露出
させるコンタクトホールを形成する。次に、図１（ｄ）
のように前記基板の全面にわたって第２導電層９として
ポリシリコン層を蒸着した後、図１（ｅ）のように、前
記第２導電層９と第２絶縁膜８と第１導電層７と第１絶
縁膜６とをキャパシタストレージノードのパターンにパ
ターニングする。図１（ｆ）のように前記第２絶縁膜８
と第１絶縁膜６をウェットエッチングで除去することに
より、第１導電層７と第２導電層９とからなるフィン
（Ｆｉｎ）状のキャパシタストレージノード１０を形成
する。図１（ｇ）のように前記ストレージノード１０の
全表面に誘電体膜１１を形成し、その全面に導電物質を
蒸着しパターニングしてキャパシタプレート電極１２を
形成する。
【０００４】
【発明が解決しようとする課題】前記フィン構造のキャ
パシタは多層構造で形成してキャパシタの面積を増加さ
せることにより、キャパシタの容量を増大させることは
できるが、ストレージノードコンタクト領域がキャパシ
タの有効面積として活用されず、多層であればある程ス
トレージノードコンタクトの部分で損失する面積が大き
くなってキャパシタ容量の増大に限界が伴う。
【０００５】本発明はかかる問題を解決するためのもの
であり、ストレージノードコンタクト領域を活用してキ
ャパシタの有効面積を増大させることにより、キャパシ
タの容量を増大させることができるようにした半導体メ
モリ装置及びその製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体メモリは、トランジスタが形成された
半導体基板と、前記半導体基板上の絶縁膜に形成され、
コンタクト領域がある中央部分と前記中央部分の外側に
ある周辺部とを有するコンタクトホールと、前記コンタ
クトホールのコンタクト領域を介して前記半導体基板と
接続された第１導電層と、前記第１導電層の上部に形成
され、前記コンタクトホールの周辺部にて少なくとも一
部分が前記第１導電層と接続された第３導電層と、前記
第３導電層の下側に接続されて形成された第２導電層と
からなるキャパシタストレージノードと、前記キャパシ
タストレージノードの全表面に形成されたキャパシタ誘
電体膜と、前記誘電体膜の全面に形成されたキャパシタ
プレート電極とを備えている。
【０００７】上記目的を達成するための本発明の半導体
メモリ装置の製造方法は、半導体基板上にトランジスタ
を形成する段階と、前記トランジスタが形成された基板
に第１絶縁膜を形成する段階と、前記第１絶縁膜をエッ
チングして基板上にストレージノードコンタクトのため
のコンタクト領域を形成する段階と、前記基板の全面に
第１導電層と第２絶縁膜と第２導電層とを順次形成する
段階と、前記コンタクト領域内の前記第２導電層の上部
に前記コンタクト領域が形成された第１絶縁膜のパター
ンと少なくとも一方に一定の間隔を置いて第１マスクパ
ターンを形成する段階と、前記第１マスクパターンをマ
スクにして前記第２導電層をエッチングする段階と、前
記第２絶縁膜及び前記第１マスクパターンの形状を持つ
第２導電層上にストレージノードコンタクト形成の為の
第２マスクパターンを形成するが、その際に前記第１マ
スクパターンと直交してかつ一定の間隔を置いて前記第
２マスクパターンを形成する段階と、前記第１マスクパ
ターンの形状を持つ第２導電層及び前記第２マスクパタ
ーンをマスクにして前記第２絶縁膜をエッチングする段
階と、基板の全面にわたり第３導電層を形成して前記第
１導電層と第２導電層を連結する段階とを含んでいる。
【０００８】
【実施例】以下、本発明を図面を参照して説明する。図
２は本発明の一実施例による半導体メモリセルのレイア
ウトである。図２において、ＡＴは活性領域、ＣＴはコ
ンタクトホール、２３はゲートである。Ｍ１はオフセッ
ト領域形成用のマスクパターン、Ｍ２はキャパシタスト
レージノードコンタクト形成用のマスクパターン、Ｍ３
はキャパシタストレージノード形成用のマスクパターン
である。
【０００９】図３は図２のＡ−Ａ′及びＢ−Ｂ′線に沿
って切断したときの断面構造を示す。図３に示すよう
に、本発明の一実施例による半導体メモリセルはゲート
電極とソース／ドレーン領域２６とからなるトランジス
タが形成された半導体基板１００上に前記ソース／ドレ
ーン領域２６と接続された第１導電層２８が形成され、
この第１導電層２８の上部に第２導電層３０と第３導電
層３１が形成される。第３導電層３１は前記第１導電層
２８とその中央部分では接触せずに両側で接続されて形
成され、第２導電層３０は前記第１導電層２８の中央部
分の上側で第３導電層３１と接続されて形成されてい
る。
【００１０】このように形成された第１導電層２８と第
２導電層３０と第３導電層３１とがキャパシタストレー
ジノード３２を構成し、前記キャパシタストレージノー
ド３２の全表面にはキャパシタ誘電体膜３３が形成さ
れ、誘電体膜３３の全面にはキャパシタプレート電極３
４が形成される。
【００１１】このように本発明の半導体メモリ装置は、
キャパシタストレージノード３２がトランジスタのソー
ス／ドレーン領域２６と接続されるストレージノードコ
ンタクト領域の上部にオフセット領域（即ち、図３にお
いてストレージノード３２の中心部のキャパシタプレー
ト電極３４の部分）を設け、オフセット領域の上部にも
ストレージノードを形成するようにすることにより、従
来のフィン構造のキャパシタでキャパシタ領域として活
用できなかったストレージノードコンタクト部分にスト
レージノードを形成してキャパシタ領域として活用でき
るようにして、キャパシタの容量を増大させる。
【００１２】図４は図２のＡ−Ａ′及び図５は図２のＢ
−Ｂ′線に沿って切断した時の断面構造による一実施例
による半導体メモリセルの製造工程順を示す。また図６
はその工程を斜視図で表わしたものである。ただし、図
４，５と１対１に対応しているわけではない。図４，図
５を参照して本発明の一実施例による半導体メモリ装置
の製造方法を説明すると、次の通りである。
【００１３】（ａ）に示すように、ｐ型半導体基板１０
０の所定の部分にフィールド酸化膜２１を形成して、素
子が形成される活性領域と素子間の隔離のための素子分
離領域とを区画した後、ゲート絶縁膜２２とゲート電極
形成用導電層２３及びゲートキャップ酸化膜２４を順次
形成する。その後、ゲートキャップ酸化膜２４とゲート
電極形成用導電層２３とゲート絶縁膜２２とをホトエッ
チング工程により所定のゲートパターンにパターニング
する。次に、ｎ型不純物を低濃度とイオン注入した後、
絶縁膜として、例えば酸化膜を基板の全面にわたって蒸
着し、これをエッチバックしてゲートの側面に側壁スペ
ーサ２５を形成し、その後、再びｎ型不純物を高濃度に
打ち込んでソース／ドレーン領域２６を形成してトラン
ジスタを完成する。次に、トランジスタが形成された基
板の全面に第１絶縁膜２７として、例えば酸化膜を形成
した後、これをエッチングして前記トランジスタのソー
スまたはドレーン領域２６を露出させ、ストレージノー
ドコンタクトのためのコンタクトホールを形成する。
【００１４】次に、（ｂ）に示すように、前記基板の全
面に第１導電層２８と第２絶縁膜２９と第１導電層３０
を順次形成する。この際、第１導電層及び第２導電層
は、ポリシリコンで形成するのが好ましい。
【００１５】（ｃ）に示すように、前記第２導電層３０
上にホトレジストＰＲ１を塗布した後、図２のオフセッ
ト領域形成用のマスクＭ１を用いたホトエッチング工程
により前記オフセット領域形成用のマスクパターンを前
記ホトレジストに転写して第１ホトレジストパターンＰ
Ｒ１を形成する。
【００１６】次いで、（ｄ）のように、前記第１ホトレ
ジストパターンＰＲ１をマスクとして前記第２導電層３
０をエッチングし、第１ホトレジストパターンを取り除
いた後、再び全面にホトレジストＰＲ２を塗布し、図２
のストレージノードコンタクト形成用のマスクＭ２を用
いたホトエッチング工程により前記ストレージノードコ
ンタクト形成用のマスクＭ２のパターンを前記ホトレジ
ストＰＲ２に転写して、前記第１ホトレジストパターン
ＰＲ１の両側に第１ホトレジストパターンＰＲ１と一定
の間隔Ｘを置いて第２ホトレジストパターンＰＲ２を形
成する。
【００１７】次に、（ｅ）に示すように、前記第２ホト
レジストパターンＰＲ２をマスクにして前記第２絶縁膜
２９をエッチングした後、第２ホトレジストパターンを
取り除く。
【００１８】（ｆ）に示すように、前記第１導電層２８
と第２導電層３０を連結するため基板の全面にわたって
第３導電層３１を形成し、その上にホトレジストを塗布
した後、図２のストレージノード形成用のマスクＭ３を
用いたホトエッチング工程により前記ストレージノード
形成用のマスクパターンを前記ホトレジストに転写して
第３ホトレジストパターンＰＲ３を形成する。
【００１９】次に、（ｇ）に示すように、前記第３ホト
レジストパターンＰＲ３をマスクとして前記第３導電層
３１と第２導電層３０をエッチングし、これにより露出
する第２絶縁膜２９をウェットエッチングで取り除いた
のち、第１導電層２８を前記第３ホトレジストパターン
ＰＲ３をマスクとしてエッチングしてセルとセル間を隔
離させるとともに、第１導電層２８と第２導電層３０と
第３導電層３１とからなるキャパシタストレージノード
３２を形成する。
【００２０】このようにキャパシタストレージノード３
２を形成した後、キャパシタストレージノード３２の全
表面に誘電体膜３３を形成し、前記誘電体膜３３の全面
にわたり導電物質を蒸着し、これをホトエッチング工程
により所定のパターンにパターニングしてキャパシタプ
レート電極３４を形成してキャパシタを完成する。
【００２１】図７は本発明の他の実施例による半導体メ
モリセルのレイアウトを示す。ＡＴは活性領域、ＣＴは
コンタクトホール、２３はゲートである。そして、Ｍ１
はオフセット領域形成用のマスクパターン、Ｍ２はスト
レージノードコンタクト形成用のマスクパターン、Ｍ３
はストレージノード形成用のマスクパターンである。
【００２２】図８は図７のＡ−Ａ′及びＢ−Ｂ′線に沿
って切断したときの断面構造を示す。図８のように本発
明の他の実施例による半導体メモリセルは、ゲート電極
とソース／ドレーン領域２６とからなるトランジスタが
形成された半導体基板１００上に前記ソース／ドレーン
領域２６と接続されて第１導電層２８が形成され、この
第１導電層２８の上側に第２導電層３０と第３導電層３
１が形成されている。第３導電層３１は前記第１導電層
２８の中央部分からずれた一方の側で接触して形成さ
れ、第２導電層３０は前記第３導電層３１の下に第１導
電層の中央部から第３導電層と第１導電層の接触部分の
反対側へと延びている。
【００２３】前記のように形成された第１導電層２８と
第２導電層３０と第３導電層３１とがキャパシタストレ
ージノード３２を構成し、前記キャパシタストレージノ
ード３２の全表面にはキャパシタ誘電体膜３３が形成さ
れ、誘電体膜３３の全面にはキャパシタプレート電極３
４が形成される。
【００２４】このように本発明の半導体メモリセルは、
キャパシタストレージノード３２がトランジスタのソー
ス／ドレーン領域２６と接続されるストレージノードコ
ンタクト領域の上部にオフセット領域（即ち、図８でス
トレージノードを構成する第２導電層３０及び第３導電
層３１の下部のキャパシタプレート電極３４の部分）を
設け、オフセット領域の上部にもストレージノードが形
成されているので、従来のフィン構造のキャパシタでキ
ャパシタ領域として活用できなかったストレージノード
コンタクト部分にストレージノードを形成してキャパシ
タ領域として活用でき、キャパシタの容量を増大させる
ことができた。
【００２５】図９，１０は図５のＡ−Ａ′及びＢ−Ｂ′
線に沿って切断したときの断面構造による本発明の半導
体メモリセルの製造工程順を示す。これらの図を参照し
て本発明の他の実施例による半導体メモリ装置の製造方
法を説明すると、次の通りである。
【００２６】先ず、（ａ）に示すように、ｐ型半導体基
板１００の所定の部分にフィールド酸化膜２１を形成し
て活性領域と素子分離領域を区画した後、ゲート絶縁膜
２２とゲート電極形成用導電層２３とゲートキャップ酸
化膜２４とを順次形成し、ゲートキャップ酸化膜２４と
ゲート電極形成用導電層２３とゲート絶縁膜２２とをゲ
ートパターンにパターニングする。次に、ｎ型不純物を
低濃度にイオン注入した後、酸化膜を基板の全面にわた
り蒸着したのち、エッチバックしてゲート側面にスペー
サ２５を形成し、その後、再びｎ型不純物を高濃度にイ
オン注入してソース／ドレーン領域２６を形成してトラ
ンジスタを完成する。続いて、前記トランジスタが形成
された基板の全面に第１絶縁膜２７として、例えば酸化
膜を形成したのち、これを選択的にエッチングして前記
トランジスタのソース／ドレーン領域２６を露出させ、
ストレージコンタクトのためのコンタクトホールを形成
する。それから、前記基板の全面にわたって第１導電層
２８と第２絶縁膜２９と第２導電層３０とを順次形成す
る。この際、第１導電層及び第２導電層はポリシリコン
で形成するのが好ましい。前記第２導電層３０上にホト
レジストを塗布した後、図７に示すオフセット領域形成
用のマスクＭ１を用いたホトエッチング工程により前記
オフセット領域形成用のマスクパターンを前記ホトレジ
ストに転写して第１ホトレジストパターンＰＲ１を形成
する。
【００２７】次いで、（ｂ）のように、前記第１ホトレ
ジストパターンＰＲ１をマスクに利用して前記第２導電
層３０をエッチングする。第１ホトレジストパターンを
除去したのち、再び全面にわたってホトレジストを塗布
し、図７に示されたストレージノードコンタクト形成用
のマスクＭ２を用いたホトエッチング工程により前記ス
トレージノードコンタクト形成用のマスクパターンを前
記ホトレジストに転写して、前記第１ホトレジストパタ
ーンＰＲ１の一方の側に第１ホトレジストパターンＰＲ
１と一定の間隔Ｘを置いて第２ホトレジストパターンＰ
Ｒ２を形成する。
【００２８】次に、（ｃ）のように、前記第２ホトレジ
ストパターンＰＲ２をマスクとして前記第２絶縁膜２９
の一部（ｘ）をエッチングしたのち、第２ホトレジスト
パターンを取り除く。前記第１導電層２８と第２導電層
３０を連結するために基板の全面にわたって第３導電層
３１を形成し、その上にホトレジストを塗布した後、図
７のストレージノード形成用のマスクＭ３を用いたホト
エッチング工程により前記ストレージノード形成用のマ
スクパターンを前記ホトレジストに転写して第３ホトレ
ジストパターンＰＲ３を形成する。
【００２９】それから、（ｄ）に示すように、前記第３
ホトレジストパターンＰＲ３をマスクにして前記第３導
電層３１と第２導電層３０をエッチングし、これにより
露出する第２絶縁膜２９をウェットエッチングで取り除
いた後、第１導電層２８を前記第３ホトレジストパター
ンＰＲ３をマスクとしてエッチングしてセルとセル間を
隔離させるとともに、第１導電層２８と第２導電層３０
と第３導電層３１とからなるキャパシタストレージノー
ド３２を形成した後、キャパシタストレージノード３２
の全表面に誘電体膜３３を形成し、前記誘電体膜３３の
全面に導電物質を蒸着してキャパシタプレート電極３４
を形成してキャパシタを完成する。
【００３０】
【発明の効果】従来のフィン構造のキャパシタでは、ス
トレージノードコンタクト領域の両側にフィン状のスト
レージノードが形成され、ストレージノードコンタクト
部分自体はキャパシタ容量の増大に役に立たなかった。
しかし、本発明はオフセット領域形成用のマスクを用い
てストレージノードコンタクト領域上にもストレージノ
ードを形成したので、ストレージノードコンタクト領域
も最大限に利用でき、キャパシタ容量の増大に役に立
つ。
【００３１】なお、セルトランジスタを形成した後、第
１導電層を形成してストレージノードコンタクトを先ず
形成し、その上に絶縁層及び導電層を積み重ね所定のパ
ターンにエッチングしてキャパシタを形成するので、従
来のように絶縁層と導電層を多層と積み重ねた後、これ
らをエッチングしてストレージノードコンタクトのため
のコンタクトホールを形成する場合に発生するオーバエ
ッチングを減少することができて、ストレージコンタク
ト形成の工程が容易になる。
【００３２】前記本発明の半導体メモリセルのオフセッ
ト領域は、上述した実施例の他にもストレージノードコ
ンタクト領域を含むストレージノード領域にどんな形態
にも形成することができる。
【図面の簡単な説明】
【図１】 従来のフィン構造のキャパシタを有する半導
体メモリ装置の製造方法を示す工程順序図である。
【図２】 本発明の一実施例による半導体メモリセルの
レイアウトである。
【図３】 本発明の一実施例による半導体メモリ装置の
断面構造図である。
【図４】 図２の実施例による半導体メモリ装置の製造
方法を示す工程順序図である。
【図５】 図２の実施例による半導体メモリ装置の製造
方法を示す工程順序図である。
【図６】 図２の実施例により半導体メモリ装置の製造
工程を斜視図で表わした図である。
【図７】 本発明の他の実施例による半導体メモリセル
のレイアウトである。
【図８】 図７の実施例のＡ−Ａ′、Ｂ−Ｂ′線断面図
である。
【図９】 本発明の他の実施例による半導体メモリ装置
の製造方法を示す工程順序図である。
【図１０】 本発明の他の実施例による半導体メモリ装
置の製造方法を示す工程順序図である。
【符号の説明】
２１…フィールド酸化膜、２２…ゲート絶縁膜、２３…
ゲート電極、２４…ゲートキャップ酸化膜、２５…側壁
スペーサ、２６…ソース及びドレーン領域、２７…第１
絶縁膜、２８…第１導電層、２９…第２絶縁膜、３０…
第２導電層、３１…第３導電層、３２…キャパシタスト
レージノード、３３…誘電体膜、３４…キャパシタプレ
ート電極、１００…半導体基板。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−251972（ＪＰ，Ａ) 特開 平４−364777（ＪＰ，Ａ) 特開 平４−361565（ＪＰ，Ａ) 特開 平４−276656（ＪＰ，Ａ) 特開 平６−326267（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 21/822 H01L 27/04

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 トランジスタが形成された半導体基板
    と、 前記半導体基板上の絶縁膜に形成され、コンタクト領域
    がある中央部分と前記中央部分の外側にある周辺部とを
    有するコンタクトホールと、前記コンタクトホールのコ
    ンタクト領域を介して前記半導体基板と接続された第１
    導電層と、前記第１導電層の上部に形成され、前記コン
    タクトホールの周辺部にて少なくとも一部分が前記第１
    導電層と接続された第３導電層と、前記第３導電層の下
    側に接続されて形成された第２導電層とからなるキャパ
    シタストレージノードと、 前記キャパシタストレージノードの全表面に形成された
    キャパシタ誘電体膜と、及び前記誘電体膜の全面に形成
    されたキャパシタプレート電極と、 を備えたことを特徴とする半導体メモリ装置。
  2. 【請求項２】 半導体基板上にトランジスタを形成する
    段階と、 前記トランジスタが形成された基板に第１絶縁膜を形成
    する段階と、 前記第１絶縁膜をエッチングして基板上にストレージノ
    ードコンタクトのためのコンタクト領域を形成する段階
    と、 基板の全面にわたって第１導電層と第２絶縁膜と第２導
    電層とを順次形成する段階と、 前記コンタクト領域内の前記第２導電層の上側に前記コ
    ンタクト領域が形成された第１絶縁膜のパターンと少な
    くとも一方に一定の間隔を置いて第１マスクパターンを
    形成する段階と、 前記第１マスクパターンをマスクにして前記第２導電層
    をエッチングする段階と、 前記第２絶縁膜及び前記第１マスクパターンの形状を持
    つ第２導電層上にストレージノードコンタクト形成のた
    めの第２マスクパターンを形成するが、その際に前記第
    １マスクパターンと直交してかつ一定の間隔を置いて前
    記第２マスクパターンを形成する段階と、 前記第１マスクパターンの形状を持つ第２導電層及び前
    記第２マスクパターンをマスクにして前記第２絶縁膜を
    エッチングする段階と、 基板の全面に第３導電層を形成して前記第１導電層と第
    ２導電層を連結する段階と、 を含むことを特徴とする半導体メモリ装置の製造方法。
  3. 【請求項３】 前記第３導電層を形成する段階後に、前
    記第３導電層上にストレージノードコンタクト形成のた
    めの第３マスクパターンを形成する段階と、 前記第３マスクパターンをマスクにして前記第３導電層
    と第２導電層をエッチングする段階と、 前記第２絶縁膜を取り除く段階と、 前記第３マスクパターンをマスクにして第１導電層をエ
    ッチングして第１導電層と第２導電層と第３導電層とか
    らなるキャパシタストレージノードを形成する段階と、 前記キャパシタストレージノードの全表面に誘電体膜を
    形成する段階と、 前記誘電体膜の全面にわたってキャパシタプレート電極
    を形成する段階と、 をさらに含むことを特徴とする請求項２記載の半導体メ
    モリ装置の製造方法。
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