JPH0818017A - 半導体素子のキャパシター製造方法 - Google Patents

半導体素子のキャパシター製造方法

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JPH0818017A JP7154557A JP15455795A JPH0818017A JP H0818017 A JPH0818017 A JP H0818017A JP 7154557 A JP7154557 A JP 7154557A JP 15455795 A JP15455795 A JP 15455795A JP H0818017 A JPH0818017 A JP H0818017A
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Abstract

(57)【要約】 【目的】 本発明は半導体素子のキャパシター製造方法
に関し、64メガＤＲＡＭ級以上の超高集積半導体素子に
用いられるキャパシターを製造するものである。 【構成】 貯蔵電極用第１多結晶シリコン膜上部にエッ
チング選択比が異なる絶縁膜を多積層した後、予定され
た絶縁膜を選択的にエッチングして絶縁膜パターンの側
壁に溝を形成し、全体的に貯蔵電極用第２多結晶シリコ
ン膜を蒸着し、全面エッチングで絶縁膜パターンの側壁
に第２多結晶シリコン膜スペーサーを形成してキャパシ
ター有効表面積が増大した貯蔵電極を形成する半導体素
子のキャパシター製造方法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体素子のキャパシタ
ー製造方法に関し、特に64メガＤＲＡＭ級以上の超高集
積半導体メモリ素子に用いることができるキャパシター
製造方法に関する。
【０００２】
【従来の技術】メモリ素子が集積化されることにより、
キャパシターが占める面積が減少しメモリ素子に必要な
キャパシター容量が低減するようになる。そのため、高
集積化する程、キャパシター容量を増加させることがで
きる種々なキャパシター構造、例えばピン構造、シリン
ダ構造、スタック構造等が現われていたが、キャパシタ
ー容量が増大する程、工程が複雑になりキャパシターの
段差が増大する問題が発生する。
【０００３】
【発明が解決しようとする課題】よって、本発明はキャ
パシターの容量を増大させるため酸化膜のエッチング選
択比を用いて多結晶シリコンスペーサーを形成し、キャ
パシターの有効表面積を増大する半導体素子のキャパシ
ター製造方法を提供することにその目的がある。
【０００４】
【課題を解決するための手段】本発明は、半導体素子の
キャパシター製造方法において、基板上部に平坦化用第
１絶縁膜を形成し、その上部に第２絶縁膜を蒸着した
後、キャパシターコンタクトホールを形成する段階と、
前記第２絶縁膜の上部に第１多結晶シリコン膜を蒸着
し、その上部に貯蔵電極マスク用第１感光膜パターンを
形成する段階と、露出した前記第１多結晶シリコン膜の
一定厚さをエッチングして突出部を形成する段階と、前
記第１感光膜パターンを除去した後、第１多結晶シリコ
ン膜上部に第３、第４、第５絶縁膜を積層する段階と、
前記第１感光膜パターンより広い面積を有する貯蔵電極
マスク用第２感光膜パターンを形成し、露出した第５、
第４、第３絶縁膜を順次乾式エッチングし、露出した第
１多結晶シリコン膜を乾式エッチングして第３、第４、
第５絶縁膜パターンと第１多結晶シリコン膜パターンを
形成する段階と、前記第２感光膜パターンを除去した
後、湿式エッチングで前記第４絶縁膜パターンの端部を
選択的に除去して前記第３、第５絶縁膜パターンの間に
溝を形成する段階と、全体構造上部と前記溝に充填され
る第２多結晶シリコン膜を蒸着し、第２多結晶シリコン
膜を乾式エッチングして、前記溝に充填される第２多結
晶シリコン膜と連結され、前記第３、第５絶縁膜パター
ンの側壁に残っている第２多結晶シリコン膜スペーサー
を形成する段階と、前記第５、第４、第３絶縁膜パター
ンと第２絶縁膜を湿式エッチングにより完全に除去し、
前記第１多結晶シリコン膜パターンと電気的に接続した
第２多結晶シリコン膜スペーサーより成る貯蔵電極を露
出させる段階と、前記貯蔵電極の表面に誘電体膜を形成
し、その表面にプレート電極を形成する段階を含むこと
を特徴とする半導体素子のキャパシター製造方法にあ
る。
【０００５】
【実施例】以下、本発明を添付した図面を参照して詳細
に説明する。図１乃至図６は、本発明の実施例によりＤ
ＲＡＭに適用されるキャパシターを製造する段階を示し
た断面図で、基板上に形成されるＭＯＳＦＥＴは省略し
たものである。
【０００６】図１は、基板上部に平坦化用第１絶縁膜
(1)を形成し、その上部に第２絶縁膜(2)を蒸着した後、
キャパシターコンタクトホールを形成し、次に前記第２
絶縁膜２の上部に第１多結晶シリコン膜 (3)を蒸着し、
その上部に貯蔵電極マスク用第１感光膜パターン(30)を
形成した断面図である。
【０００７】図２は、前記第１感光膜パターン(30)をマ
スクに用い第１多結晶シリコン膜(3)の一定厚さをエッ
チングして突出部を形成し、前記第１感光膜パターン(3
0)を除去した後、第１多結晶シリコン膜 (3)の上部に同
様なチャーンバでソースガスを調節して絶縁膜のエッチ
ング選択比が異なる第３、第４、第５絶縁膜（４，５，
６）を積層した後、その上部に前記第１感光膜パターン
(30)より一定幅が広い貯蔵電極マスク用第２感光膜パタ
ーン(40)を形成した断面図である。ここで、前記第３、
第４、第５絶縁膜（４，５，６）は酸化膜で形成し、前
記第４絶縁膜(5)は第３、第５絶縁膜（４，６）に比べ
湿式エッチング選択比が大きなもので形成する。
【０００８】図３は、前記第２感光膜パターン(40)をマ
スクに用い第５、第４、第３絶縁膜（６，５，４）と第
１多結晶シリコン膜 (3)を乾式エッチングでエッチング
し、第３、第４、第５絶縁膜パターン（４′，５′，
６′）と第１多結晶シリコン膜パターン（３′）を形成
した後、引続き第２絶縁膜 (2)の一定厚さまで乾式エッ
チングし、前記第２感光膜パターン(40)を除去した後、
湿式エッチングで前記第４絶縁膜パターン（５′）の一
定部分を選択的に除去し第３、第５絶縁膜パターン
（４′，６′）の間に溝(15)を形成した状態の断面図で
ある。
【０００９】図４は、前記全体構造上部に第２多結晶シ
リコン膜 (7)を蒸着し、第３、第５絶縁膜パターン
（４′，６′）間の溝(15)に第２多結晶シリコン膜 (7)
を充填した断面図である。
【００１０】図５は、前記第２多結晶シリコン膜 (7)を
全面乾式エッチングし、前記第３、第５絶縁膜パターン
（４′，６′）の側壁に前記溝(15)に残っている第２多
結晶シリコン膜 (7)と電気的に接続される第２多結晶シ
リコン膜スペーサー（７′）を形成し、また、前記第
５、第４、第３絶縁膜パターン（６′，５′，４′）と
第２絶縁膜 (2)を夫々湿式エッチングで除去し、第１多
結晶シリコン膜パターン（３′）と第２多結晶シリコン
膜スペーサー（７′）より成る貯蔵電極(20)の表面を露
出させた断面図である。
【００１１】図６は、前記貯蔵電極(20)の表面に誘電体
膜 (8)を形成し、その表面にプレート電極用第３多結晶
シリコン膜 (9)を蒸着しプレート電極10を形成した断面
図である。
【００１２】
【発明の効果】前記した本発明によると、エッチング選
択比が異なる酸化膜を多積層した後、選択的に予定され
た層の一部をエッチングして溝を形成し、この溝に多結
晶シリコン膜を形成することにより次世代に必要なキャ
パシターを簡単な工程で形成することができる。
【図面の簡単な説明】
【図１】図１は、本発明により半導体素子のキャパシタ
ーを製造する段階を示した断面図である。
【図２】図２は、本発明により半導体素子のキャパシタ
ーを製造する段階を示した断面図である。
【図３】図３は、本発明により半導体素子のキャパシタ
ーを製造する段階を示した断面図である。
【図４】図４は、本発明により半導体素子のキャパシタ
ーを製造する段階を示した断面図である。
【図５】図５は、本発明により半導体素子のキャパシタ
ーを製造する段階を示した断面図である。
【図６】図６は、本発明により半導体素子のキャパシタ
ーを製造する段階を示した断面図である。
【符号の説明】
１ 第１絶縁膜 ２ 第２絶縁膜 ３ 第１多結晶シリコン膜 ４ 第３絶縁膜 ５ 第４絶縁膜 ６ 第５絶縁膜 ７ 第２多結晶シリコン膜 ８ 誘電体膜 ９ 第３多結晶シリコン膜 １０ プレート電極 １５ 溝 ２０ 貯蔵電極 ３０ 第１感光膜パターン ４０ 第２感光膜パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ａ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のキャパシター製造方法にお
    いて、 基板上部に平坦化用第１絶縁膜を形成し、その上部に第
    ２絶縁膜を蒸着した後、キャパシターコンタクトホール
    を形成する段階と、 前記第２絶縁膜の上部に第１多結晶シリコン膜を蒸着
    し、その上部に貯蔵電極マスク用第１感光膜パターンを
    形成する段階と、 露出した前記第１多結晶シリコン膜の一定厚さをエッチ
    ングして突出部を形成する段階と、 前記第１感光膜パターンを除去した後、第１多結晶シリ
    コン膜上部に第３、第４、第５絶縁膜を積層する段階
    と、 前記第１感光膜パターンより広い面積を有する貯蔵電極
    マスク用第２感光膜パターンを形成し、露出した第５、
    第４、第３絶縁膜を順次乾式エッチングし、露出した第
    １多結晶シリコン膜を乾式エッチングして第３、第４、
    第５絶縁膜パターンと第１多結晶シリコン膜パターンを
    形成する段階と、 前記第２感光膜パターンを除去した後、湿式エッチング
    で前記第４絶縁膜パターンの端部を選択的に除去して前
    記第３、第５絶縁膜パターンの間に溝を形成する段階
    と、 全体構造上部と前記溝に充填される第２多結晶シリコン
    膜を蒸着し、第２多結晶シリコン膜を乾式エッチングし
    て、前記溝に充填される第２多結晶シリコン膜と連結さ
    れ、前記第３、第５絶縁膜パターンの側壁に残っている
    第２多結晶シリコン膜スペーサーを形成する段階と、 前記第５、第４、第３絶縁膜パターンと第２絶縁膜を湿
    式エッチングにより完全に除去し、前記第１多結晶シリ
    コン膜パターンと電気的に接続した第２多結晶シリコン
    膜スペーサーより成る貯蔵電極を露出させる段階と、 前記貯蔵電極の表面に誘電体膜を形成し、その表面にプ
    レート電極を形成する段階を含むことを特徴とする半導
    体素子のキャパシター製造方法。
  2. 【請求項２】 前記第４絶縁膜は、前記第３及び第５絶
    縁膜とは湿式エッチング選択比が異なる物質で形成する
    ことを特徴とする請求項１記載の半導体素子のキャパシ
    ター製造方法。
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