JP4070908B2 - 半導体メモリ素子のキャパシタ形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ素子のキャパシタ形成方法に関し、特にキャパシタのストレージノード電極の表面積を増大させることができる半導体メモリ素子のキャパシタ形成方法に関する。
【0002】
【従来の技術】
近年、メモリ素子の集積度の増加に伴い、セル面積及びセル間の間隔が縮少されている。しかし、キャパシタは一定容量を持つべきなので、現在では狭面積でありながら大容量を持つキャパシタが要求されている。
【0003】
従来は、狭面積でありながら高いキャパシタンスを持つシリンダ型のストレージ電極が多く利用されている。
【0004】
図10乃至図13は、従来方法によってシリンダ型キャパシタを製造する各工程を順次示す工程図である。
図10を参照すれば、平坦化膜302はトランジスタ(図示せず)及びストレージノード301が形成された半導体基板300上部に形成される。酸化膜である層間絶縁膜304は平坦化膜302上部に形成される。層間絶縁膜304及び平坦化膜302はストレージノード301が露出するようにエッチングされ、ストレージノードコンタクト孔Hが形成される。
【0005】
図11を参照すれば、ストレージノード電極用第1ポリシリコン膜306は、露出したストレージノード301と接触されるように第2層間絶縁膜304上部に蒸着される。犠牲酸化膜308が第1ポリシリコン膜306上部に蒸着される。犠牲酸化膜308は平坦化特性を有し、ポリシリコン膜に対してウェットエッチング選択比が優秀な膜、例えばPSG膜が用いられる。犠牲酸化膜308と第1ポリシリコン膜306は、ストレージノードコンタクト孔H内に残るように所定部分パターニングされる。
【0006】
図12を参照すれば、ストレージノード電極用第2ポリシリコン膜が層間絶縁膜304及び犠牲酸化膜308上部に蒸着される。次に、第2ポリシリコン膜は犠牲酸化膜308表面及び層間絶縁膜304表面が露出するようにブランケットエッチされ、犠牲酸化膜308側壁にポリシリコン- スペーサ310が形成される。これにより、第1ポリシリコン膜306及びポリシリコン- スペーサ310からなるストレージノード電極312が形成される。
【0007】
図13に示すように、犠牲酸化膜308はウエットエッチングによって除去される。その後、誘電体膜314はストレージノード電極312表面及び層間絶縁膜304上部に覆われる。誘電体膜314は例えばONO(Oxide-Nitride-Oxide)またはNO(Nitride-Oxide)などが用いられる。次に、プレート電極316は誘電体膜314表面に形成される。従って、シリンダ型のキャパシタが完成する。
【0008】
【発明が解決しようとする課題】
しかしながら、前述したシリンダ型のキャパシタはスペーサの高さだけキャパシタンスが増加するが、キャパシタンスの増大のためにスペーサの高さを増大させると、キャパシタの形成されるセル領域及び周辺領域間の段差が大きくなる。このため、後続のフォトリソグラフィー工程への進行において、マスクを正確に位置合せし難く、工程余裕度を確保し難い。
【0009】
これにより、シリンダ型キャパシタはセル領域及び周辺領域間の段差発生を考えると、キャパシタンスを増加させるのに限界がある。このため、従来のシリンダ型キャパシタは高集積度を必要とする半導体素子に適用し難い。
【0010】
従って、本発明の目的は、セル領域及び周辺領域間の段差を低減させると同時に、キャパシタンスを増加させることにある。
【0011】
【課題を解決するための手段】
前記目的を達成するためになされた本発明は、ストレージノード電極用のコンタクトを含む半導体基板上に第1層間絶縁膜、平坦化膜及び第2層間絶縁膜を順次形成する。ここで、前記平坦化膜は前記第2層間絶縁膜よりもエッチングされ難い物質で形成されている。ストレージノード電極用のコンタクトの所定部分が露出するように、前記第1層間絶縁膜、前記平坦化膜及び前記第2層間絶縁膜をエッチングしてコンタクト孔を形成する。次に、コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第2層間絶縁膜上に形成する。前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成する。ここで、前記スペーサは前記第2層間絶縁膜と同じエッチング速度を有する物質で形成されている。次に、側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する。コンタクト孔内及び前記スペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する。次に、前記スペーサ及び前記第2層間絶縁膜を同時に除去し、前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層してキャパシタが完成する。
【0012】
また、本発明は、ストレージノード電極用のコンタクトを含む半導体基板上に第1層間絶縁膜、平坦化膜及び第2層間絶縁膜を順次形成する。ここで、前記平坦化膜は前記第2層間絶縁膜よりもエッチングされ難い物質で形成されている。前記ストレージノード電極用のコンタクトの所定部分が露出するように、前記第1層間絶縁膜、前記平坦化膜及び前記第2層間絶縁膜をエッチングしてコンタクト孔を形成する。コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第2層間絶縁膜上に形成する。前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成する。ここで、前記スペーサは前記第2層間絶縁膜と同じエッチング速度を有する物質で形成されている。側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する。コンタクト孔内及びスペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する。前記スペーサ及び前記第2層間絶縁膜を同時に除去する。次に、前記スペーサ及び前記第2層間絶縁膜が除去された後の前記ストレージノード電極上に所定深さを持つ少なくとも一つ以上の溝を形成する。前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層してキャパシタンスが完成する。
【0013】
本発明によれば、ストレージノード電極の表面積が増大するので、キャパシタの電極の高さを増大させることなく、充分なキャパシタンスが得られる。
【0014】
又、本発明は、充分なキャパシタンスを持つと同時にキャパシタの電極高さが従来のシリンダ型より低いため、セル領域及び周辺領域間の段差が低減される。よって、後続のフォトリソグラフィー工程時、マスクを正確に位置合せすることができ、工程余裕度を充分に確保することができる。
【0015】
【発明の実施の形態】
図1を参照すれば、第1層間絶縁膜102、平坦化膜104及び第2層間絶縁膜106がトランジスタ(図示せず)及びストレージノード101が形成された半導体基板100上部に順次形成される。このとき、第1及び第2層間絶縁膜102、106はシリコン酸化膜を用いることが望ましく、平坦化膜104は第2層間絶縁膜106よりエッチング選択比が優秀な物質を用いることが望ましい。第2層間絶縁膜106、平坦化膜104及び第1層間絶縁膜102はストレージノード101の所定部分が露出するようにエッチングされ、ストレージノードコンタクト孔Hが形成される。
【0016】
図2を参照すれば、ストレージノードコンタクト孔Hが充分に埋め込まれるようにフォトレジスト膜を第2層間絶縁膜106上部に形成する。フォトレジスト膜は、コンタクト孔H内及びコンタクト孔H周辺部に存在するように露光及び現像され、フォトレジストパターン108が形成される。フォトレジストパターン108はその側壁が歯車形状のウェーブを持つように形成される。
【0017】
フォトレジストパターン108の側壁に形成される歯車形状のウェーブはスタンディングウエーブ効果によって得られる。ここで、スタンディングウエーブ効果とは、フォトレジストパターン108の露光時、光源での入射光と第2層間絶縁膜106での反射光との干渉によって、露光されるフォトレジストパターンの側壁がウェーブ形態となる現象を言う。このとき、本発明のように、フォトレジストパターン108の側壁に歯車形状のウェーブを形成するために、スタンディングウエーブ効果の大きいフォトレジスト物質、例えば屈折率及び透過率が非常に高い物質を用いることが望ましく、露光源では比較的短波長のDUV(deep UV)光源を用いることが望ましい。
【0018】
次に、図3に示すように、スペーサ用酸化膜はフォトレジストパターン108を覆うように第2層間絶縁膜106上に形成される。スペーサ用酸化膜はPECVDまたはLPCVDなどの様なCVD方法にて蒸着され、第2層間絶縁膜106とエッチング選択比が同一であることが望ましい。スペーサ110はスペーサ用酸化膜がブランケットエッチングされ、フォトレジストパターン108の両側壁に形成される。このとき、スペーサ110の内側壁は歯車形状のウェーブを持つフォトレジストパターン108によって歯車形状のウェーブを持つ。
【0019】
図4を参照すれば、フォトレジストパターン108は公知の方法にて除去される。ストレージ電極用のドープしたポリシリコン膜はコンタクト孔及びスペーサ11間の空間が充分に埋め込まれるように、第2層間絶縁膜106上に形成される。次に、ストレージ電極用ポリシリコン膜はスペーサ110上部及び第2層間絶縁膜106表面が露出するように非等方性エッチングされ、コンタクト孔及びスペーサ110間に残留する。このとき、残留したポリシリコン膜はストレージノード電極112となる。このとき、ストレージノード電極112の両側壁は、スペーサ内側壁に形成されたウェーブによって歯車形状のウェーブを持つ。これによって、ストレージノード電極112の側壁に歯車形状のウェーブが形成されることにより、ストレージ電極の表面積が大きく増大する。
【0020】
次に、図5に示すように、スペーサ110は公知のウエットエッチング方式にて除去される。スペーサ110のエッチング時、スペーサ110と同じエッチング選択比を持つ第2層間絶縁膜106が同時に除去される。これにより、ストレージノード電極112の表面積は第2層間絶縁膜106と接触された部分だけ増加する。
【0021】
続いて、図6に示すように、誘電体膜114は露出した平坦化膜104及びストレージノード電極112上部に蒸着される。このとき、誘電体膜114としてはONOまたはNO膜が用いられる。プレート電極116は誘電体膜114上部にポリシリコン膜で形成される。
【0022】
本実施例によれば、キャパシタのストレージノード電極がスタック型で形成されながら、側壁が歯車形状のウェーブを持つ。これにより、ストレージ電極の高さを増大することなく、充分なキャパシタンスが得られる。
【0023】
従って、キャパシタが形成されるセル領域及び周辺領域間の段差を最大に低減できるので、後続のフォトリソグラフィー工程時、マスクを正確に位置合せすることができ、工程余裕度を充分に確保することができる。
【0024】
図7乃至図9は、本発明の他の実施例を説明するための図である。
まず、側壁に歯車形状のウェーブが形成されたストレージノード電極112を形成する工程までは前述した実施例1での工程と同様である。
【0025】
その後、図7を参照すれば、フォトレジストパターン120は、ストレージノード電極112上部が少なくても一部分以上オープンできるように公知のフォトリソグラフィー工程にて形成される。
【0026】
図8に示すように、フォトレジストパターン120をマスクとして、露出したストレージノード電極112が所定部分エッチングされる。これにより、少なくとも一つ以上の溝Gを備えるストレージノード電極112Aが形成される。このとき、本実施例でのストレージノード電極112Aは少なくとも一つ以上の溝Gを備えることで、溝Gの内表面だけの表面積が増大する。
【0027】
その後、図9に示すように、誘電体膜114は露出した平坦化膜104及びストレージノード電極112上部に蒸着される。このとき、誘電体膜114は実施例1と同様にONO膜またはNO膜が用いられる。プレート電極116は誘電体膜114上部に蒸着され、ポリシリコン膜で形成される。よって、キャパシタが完成する。
【0028】
従って、本実施例によって製造されるキャパシタは、ストレージノード電極の側壁にウェーブを附与する実施例1とは異なり、ストレージノード電極の側壁にウェーブを形成しながら、ストレージノード電極の上部に少なくとも一つ以上の溝Gを形成する。これにより、前述した実施例1によって製造されるキャパシタに比べて同一面積でより大きいキャパシタンスが実現できる。
【0029】
【発明の効果】
以上から詳述したように、本発明によれば、スタック型で且つ側壁がウェーブ形状を持つようにストレージノード電極を形成したり、あるいはスタック型で且つ側壁がウェーブ形状を持って上部に少なくとも一つ以上の溝を持つようにストレージノード電極を形成したりする。
【0030】
このため、ストレージノード電極の表面積が増大するので、キャパシタの電極高さを増大することなく、充分なキャパシタンスが得られる。
【0031】
また、本発明は、充分なキャパシタンスを持つと同時に、キャパシタの電極高さが従来のシリンダ型より低いため、セル領域及び周辺領域間の段差が低減される。よって、後続のフォトリソグラフィー工程時、マスクを正確に位置合せすることができ、工程余裕度を充分に確保することができる。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図2】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図3】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図4】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図5】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図6】本発明の一実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図7】本発明の他の実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図8】本発明の他の実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図9】本発明の他の実施例による半導体メモリ素子のキャパシタ製造方法を説明するための工程別断面図である
【図10】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【図11】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【図12】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【図13】従来技術による半導体メモリ素子のキャパシタ製造方法を説明するための断面図である
【符号の説明】
100 半導体基板
102 第1層間絶縁膜
104 平坦化膜
106 第2層間絶縁膜
108 フォトレジストパターン
110 スペーサ
112、112A ストレージノード電極
114 誘電体膜
116 プレート電極
120 溝形成用フォトレジストパターン
G 溝
H コンタクト孔
Claims (7)
- ストレージノード電極用のコンタクトを含む半導体基板を提供する段階;
前記半導体基板上に第1層間絶縁膜、平坦化膜及び第2層間絶縁膜を順次形成し、ここで、前記平坦化膜は前記第2層間絶縁膜よりもエッチングされ難い物質で形成されている段階;
前記ストレージノード電極用のコンタクトの所定部分が露出するように、前記第1層間絶縁膜、前記平坦化膜及び前記第2層間絶縁膜をエッチングしてコンタクト孔を形成する段階;
前記コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第2層間絶縁膜上に形成する段階;
前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成し、ここで、前記スペーサは前記第2層間絶縁膜と同じエッチング速度を有する物質で形成されている段階;
前記側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する段階;
前記コンタクト孔内及び前記スペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する段階;
前記スペーサ及び前記第2層間絶縁膜を同時に除去する段階;及び
前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層する段階を含むことを特徴とする、半導体メモリ素子のキャパシタ形成方法。 - 前記ストレージノード電極を形成する段階は、前記ドープしたポリシリコン膜が前記コンタクト孔及びスペーサ間の空間を充分に埋め込むように蒸着される段階;及び前記スペーサ表面及び前記第2層間絶縁膜表面が露出するように非等方性エッチングする段階を含むことを特徴とする、請求項1記載の半導体メモリ素子のキャパシタ形成方法。
- 前記スペーサ及び前記第2層間絶縁膜は、ウェットエッチング方式にて除去されることを特徴とする、請求項1記載の半導体メモリ素子のキャパシタ形成方法。
- ストレージノード電極用のコンタクトを含む半導体基板を提供する段階;
前記半導体基板上に第1層間絶縁膜、平坦化膜及び第2層間絶縁膜を順次形成し、ここで、前記平坦化膜は前記第2層間絶縁膜よりもエッチングされ難い物質で形成されている段階;
前記ストレージノード電極用のコンタクトの所定部分が露出するように、前記第1層間絶縁膜、前記平坦化膜及び前記第2層間絶縁膜をエッチングしてコンタクト孔を形成する段階;
前記コンタクト孔が充分に埋め込まれるように、側壁が深さ方向にウェーブ形状に形成されたフォトレジストパターンを前記第2層間絶縁膜上に形成する段階;
前記ウェーブ形状に形成された前記フォトレジストパターンの両側壁に、内側面に前記フォトレジストパターンの両側壁によってウェーブ形状が形成されるスペーサを形成し、ここで、前記スペーサは前記第2層間絶縁膜と同じエッチング速度を有する物質で形成されている段階;
前記側壁に前記ウェーブ形状が形成された前記フォトレジストパターンを除去する段階;
前記コンタクト孔内及び前記スペーサ間にドープしたポリシリコン膜を充分に埋め込み、側壁に前記スペーサによってウェーブ形状が形成されるストレージノード電極を形成する段階;
前記スペーサ及び前記第2層間絶縁膜を同時に除去する段階;
前記スペーサ及び前記第2層間絶縁膜が除去された後の前記ストレージノード電極上に所定深さを持つ少なくとも一つ以上の溝を形成する段階;及び
前記ストレージノード電極表面に誘電体膜及びプレート電極を順次積層する段階を含むことを特徴とする、半導体メモリ素子のキャパシタ形成方法。 - 前記溝を形成する段階は、
前記ストレージノード電極が形成された前記半導体基板上にストレージノード電極の所定部分が露出するようにフォトレジストパターンを形成する段階;
前記フォトレジストパターンをマスクとし、前記ストレージノード電極を所定深さだけエッチングする段階;及び
前記フォトレジストパターンを除去する段階を含むことを特徴とする、請求項4記載の半導体メモリ素子のキャパシタ形成方法。 - 前記ストレージノード電極を形成する段階は、前記ドープしたポリシリコン膜が前記コンタクト孔及び前記スペーサ間の空間を充分に埋め込むように蒸着される段階;及び前記スペーサ表面及び前記第2層間絶縁膜表面が露出するように非等方性エッチングする段階を含むことを特徴とする、請求項4記載の半導体メモリ素子のキャパシタ形成方法。
- 前記スペーサ及び前記第2層間絶縁膜はウェットエッチング方式にて除去されることを特徴とする、請求項4記載の半導体メモリ素子のキャパシタ形成方法。
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