JPH1050947A - 半導体メモリ素子のキャパシタの製造方法 - Google Patents

半導体メモリ素子のキャパシタの製造方法

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JPH1050947A
JPH1050947A JP9114628A JP11462897A JPH1050947A JP H1050947 A JPH1050947 A JP H1050947A JP 9114628 A JP9114628 A JP 9114628A JP 11462897 A JP11462897 A JP 11462897A JP H1050947 A JPH1050947 A JP H1050947A
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Abstract

(57)【要約】 【課題】 セルアレー領域と周辺回路領域とを有する半
導体メモリ素子のキャパシタの製造方法において、キャ
パシタのストレージ電極の表面積を一定した値に保ちな
がらセルアレー領域と周辺回路領域との間の表面段差を
減少させうるキャパシタの製造方法を提供する。 【解決手段】 ボックス形の導電層パターンを蝕刻する
ことにより、ボックス形の導電層パターンより高さの低
い変形された導電層パターンを形成する。次いで、変形
された導電層パターンの中心部を蝕刻することにより、
円筒形ストレージ電極４０ｂを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタの製造方法に係り、特にセルアレー領域と周辺回路
領域とを具備する半導体メモリ素子のキャパシタの製造
方法に関する。
【０００２】
【従来の技術】メモリセルの面積減少に応じるセルキャ
パシタンスの減少はＤＲＡＭ（Dynamic Random Access
Memory）の集積度の増加に深刻な障害要因となる。この
ようなセルキャパシタンスの減少はメモリセル読出能力
を低下させ、ソフトエラー率（SER ：soft error rate
）を増加させるだけでなく低電圧での素子動作を難し
くする。従って、半導体メモリ素子の高集積化のために
はセルキャパシタンスが減少する問題を必ず解決すべき
である。
【０００３】最近、セルキャパシタンスを増加するため
の方法として３次元的な形のストレージ電極を形成する
ことにより、制限されたセル面積内に形成されるストレ
ージ電極の表面積を増加させる方法等が提案されたこと
がある。これら方法の中、所定の高さを有するボックス
形のストレージ電極を形成する方法はその製造工程が比
較的簡単かつストレージ電極の表面積を増加させうるの
で広く使用されている。
【０００４】図１乃至図５は従来の技術によるボックス
形ストレージ電極を有するキャパシタの製造方法を順次
的に説明するための断面図である。図１は半導体基板１
０１上に平坦化層１２０及び蝕刻阻止層１２５を形成す
る段階を説明するための断面図である。前記半導体基板
１０１はフィールド酸化膜１１０により活性領域と非活
性領域とに区分されており、前記活性領域、即ち各フィ
ールド酸化膜１１０の間にはソース領域１１１、ドレイ
ン領域１１２及びゲート電極１１３を具備したトランジ
スターと、前記トランジスターのドレイン領域１１２と
連結された埋没形ビットライン１１４が形成されてい
る。前記のように形成された結果物上に平坦化層１２０
及び蝕刻阻止層１２５を順次的に形成する。ここで、前
記平坦化層１２０はBPSG（borophosphosilicate glass
）膜で形成し、前記蝕刻阻止層１２５はシリコン窒化
膜（Si3N4 ）で形成する。
【０００５】図２は前記トランジスターのソース領域１
１１を露出させる平坦化層パターン１２０ａ及び蝕刻阻
止層パターン１２５ａを形成する段階を説明するための
断面図である。具体的に説明すれば、前記蝕刻阻止層１
２５及び平坦化層１２０を順次的にパタニングして前記
ソース領域１１１を露出させるコンタクトホール１３０
を有する蝕刻阻止層パターン１２５ａ及び平坦化層パタ
ーン１２０ａを形成する。
【０００６】図３はストレージ電極を形成するための導
電層１４０及びフォトレジストパターン１５０を形成す
る段階を説明するための断面図である。詳しく説明すれ
ば、前記蝕刻阻止層パターン１２５ａ及び平坦化層パタ
ーン１２０ａが形成された基板の全面に前記コンタクト
ホール１３０が完全に充填されるように導電層１４０、
例えば不純物でドーピングされた多結晶シリコン層を形
成する。次いで、前記導電層１４０の全面にフォトレジ
ストを塗布し、これを写真工程でパタニングして前記コ
ンタクトホール１３０の上部領域を覆うフォトレジスト
パターン１５０を形成する。
【０００７】図４はストレージ電極１４０ａを形成する
段階を説明するための断面図である。さらに具体的に説
明すれば、前記フォトレジストパターン１５０を蝕刻マ
スクとして前記蝕刻阻止層パターン１２５ａが露出され
るまで前記導電導１４０を蝕刻することにより、前記ソ
ース領域１１１と連結されたボックス形ストレージ電極
１４０ａを形成する。次いで、前記フォトレジストパタ
ーン１５０を除去する。
【０００８】図５はストレージ電極１４０ａが形成され
た結果物上に、誘電膜１８０及びプレート電極１９０を
順次的に形成することにより、ボックス形ストレージ電
極を有するキャパシタを完成する段階を説明するための
断面図である。前記誘電膜１８０はONO （oxide ／nitr
ide ／oxide ）膜を形成して使用し、前記プレート電極
１９０はドーピングされた多結晶シリコンを沈積して形
成する。このように形成されたセルキャパシタのセルキ
ャパシタンスはストレージ電極１４０ａの上部面積及び
側面面積を合わせた値に比例する。よって、制限された
面積内に高容量キャパシタ（high performance capacit
or）を形成するための方法としてはストレージ電極１４
０ａの高さを高めて側面面積を増加させるべきである。
【０００９】前述したように従来のキャパシタの製造方
法によれば、制限された面積内に高容量キャパシタを形
成するためには前記ストレージ電極１４０ａを形成する
ための導電層１４０の厚さを増加すべきである。これに
より、前記ストレージ電極が形成されるセルアレー領域
と前記ストレージ電極が形成されない周辺回路領域との
間に表面段差が増加して金属配線を形成するための写真
工程を実施する際、焦点余裕度（focus margin）が減少
し、乱反射が激しく発生する。結果的に、所望の形の金
属配線を形成しにくい問題点が発生する。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、セルアレー領域と周辺回路領域との表面段差を緩和
させながらセルキャパシタンスを極大化させうる円筒形
ストレージ電極を有する半導体メモリ素子のキャパシタ
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明の一態様によれば、半導体基板上に前記半導体
基板の所定領域を露出させるコンタクトホールを有する
第１絶縁層パターンを形成する。次いで、前記露出され
た半導体基板と接触され前記コンタクトホールを覆うボ
ックス形の導電層パターンを形成する。相互隣接した前
記導電層パターンの間に第２絶縁層パターンを形成す
る。引続き、前記第２絶縁層パターンを蝕刻マスクとし
て前記導電層パターンを蝕刻することにより、前記第２
絶縁層パターンの上側壁を露出させる変形された導電層
パターンを形成する。次いで、前記露出された第２絶縁
層パターンの上側壁にスペーサを形成する。前記スペー
サ及び前記第２絶縁層パターンを蝕刻マスクとして前記
変形された導電層パターンを所定の深さに蝕刻すること
により、円筒形ストレージ電極を形成する。
【００１２】前記目的を達成するための本発明の他の態
様によれば、半導体基板上に第１絶縁層、蝕刻阻止膜及
び上部層間絶縁膜を順次に形成する。次いで、前記上部
層間絶縁膜、前記蝕刻阻止膜及び前記第1絶縁層を連続
的にパタニングして前記半導体基板の所定領域を露出さ
せるコンタクトホールを形成すると同時に第１絶縁層パ
ターン、蝕刻阻止膜パターン及び上部層間絶縁膜パター
ンを形成する。前記露出された半導体基板と接触され前
記コンタクトホールを覆うボックス形の導電層パターン
を形成する。引続き、相互隣接した前記導電層パターン
の間に第２絶縁層パターンを形成する。前記第２絶縁層
パターンを蝕刻マスクとして前記導電層パターンを蝕刻
することにより、前記第２絶縁層パターンの上側壁を露
出させる変形された導電層パターンを形成する。次い
で、前記露出された第２絶縁層パターンの上側壁にスペ
ーサを形成する。前記スペーサ及び前記第２絶縁層パタ
ーンを蝕刻マスクとして前記変形された導電層パターン
を所定の深さに蝕刻することにより、円筒形ストレージ
電極を形成する。次いで、前記スペーサ、前記第２絶縁
層パターン及び前記上部層間絶縁膜パターンを除去す
る。前記上部層間絶縁膜パターンが除去された結果物の
全面に誘電膜及びプレート電極を順次に形成する。
【００１３】
【発明の実施の形態】以下、本発明の望ましい実施例を
添付した図面に基づき詳しく説明する。 （第１実施例）図６乃至図１４は本発明の第１実施例に
よるキャパシタの製造方法を説明するための断面図であ
る。
【００１４】図６は平坦化のため半導体基板１上に第１
絶縁層２０を形成する段階を説明するための断面図であ
る。まず、半導体基板１の所定領域に活性領域と非活性
領域とを限定するフィールド酸化膜１０を形成し、前記
活性領域上にソース領域１１、ドレイン領域１２及びゲ
ート電極１３を具備するトランジスターを形成する。次
いで、前記トランジスターが形成された結果物の全面に
下部層間絶縁膜を形成し、前記下部層間絶縁膜をパタニ
ングして前記ドレイン領域１２を露出させるビットコン
タクトホールを形成する。次いで、前記ビットコンタク
トホールを覆うビットライン１４を形成した後、ビット
ライン１４が形成された結果物の全面に平坦化のための
第１絶縁層２０を形成する。ここで、前記第１絶縁層２
０はBPSG膜で形成することが望ましい。
【００１５】図７は前記ソース領域１１を露出させるコ
ンタクトホール３０を形成する段階を説明するための断
面図である。具体的に説明すれば、前記コンタクトホー
ル３０は公知の多様な方法、例えばセルフアラインコン
タクト形成方法またはダイレクトコンタクト形成方法等
で形成できる。このようにコンタクトホール３０を形成
すれば、示されたようにソース領域１１を露出させる第
１絶縁層パターン２０ａが形成される。
【００１６】図８は導電層パターン４０を形成する段階
を説明するための断面図である。まず、前記第１絶縁層
パターン２０ａが形成された結果物の全面に前記コンタ
クトホール３０を充填する導電層、例えばドーピングさ
れた多結晶シリコン層を形成する。次いで、前記コンタ
クトホール３０の上部を覆うフォトレジストパターン５
０を形成し、フォトレジストパターン５０を蝕刻マスク
として使用して前記導電層を蝕刻することにより、前記
ソース領域１１と連結されて前記コンタクトホール３０
を覆うボックス形導電層パターン４０を形成する。次い
で、前記フォトレジストパターン５０を除去する。
【００１７】図９は前記導電層パターン４０が形成され
た結果物の全面に第２絶縁層６０を形成した状態を示す
断面図である。ここで、前記第２絶縁層６０としては相
互隣接した導電層パターン４０の間の凹部を充填するた
め段差塗布性に優れたCVD 酸化膜で形成することが望ま
しい。図１０は第２絶縁層パターン６０ａを形成する段
階を説明するための断面図である。具体的に説明すれ
ば、前記導電層パターン４０が露出されるまで前記第２
絶縁層６０をエッチバックして相互隣接した導電層パタ
ーン４０の間に第２絶縁層パターン６０ａを形成する。
【００１８】図１１は変形された導電層パターン４０ａ
を形成する段階を説明するための断面図である。詳しく
説明すれば、前記第２絶縁層パターン６０ａを蝕刻マス
クとして前記導電層パターン４０を所定の厚さだけ蝕刻
することにより、前記第２絶縁層パターン６０ａの上面
より低い表面を有する変形された導電層パターン４０ａ
を形成する。このように変形された導電層パターン４０
ａを形成すれば、示されたように第２絶縁層パターン６
０ａの上側壁Ａが露出される。
【００１９】図１２は前記露出された第２絶縁層パター
ン６０ａの上側壁にスペーサ７０を形成する段階を説明
するための断面図である。まず、前記変形された導電層
パターン４０ａが形成された結果物の全面に第３絶縁
層、例えばCVD 酸化膜またはCVD 窒化膜を形成する。次
いで、前記第３絶縁層を異方性蝕刻して前記露出された
第２絶縁層パターン６０ａの上側壁にスペーサ７０を形
成する。
【００２０】図１３は円筒形ストレージ電極４０ｂを形
成する段階を説明するための断面図である。まず、前記
スペーサ７０及び前記第２絶縁層パターン６０ａを蝕刻
マスクとして前記変形された導電層パターン４０ａを所
定の深さに蝕刻することにより、円筒形ストレージ電極
４０ｂを形成する。ここで、前記所定の深さは前記変形
された導電層パターン４０ａの厚さより小さくすべきで
ある。次いで、前記スペーサ７０及び第２絶縁層パター
ン６０ａを除去することにより、前記ストレージ電極４
０ｂの外周面を露出させると同時に前記第１絶縁層パタ
ーン２０ａを露出させる。
【００２１】図１４は本発明の第１実施例によるキャパ
シタを完成する段階を説明するための断面図である。さ
らに詳しく説明すれば、前記ストレージ電極４０ｂの外
周面が露出された結果物の全面に誘電膜８０及びプレー
ト電極９０を順次的に形成して円筒形のストレージ電極
４０ｂを有するキャパシタを完成する。ここで、前記プ
レート電極９０はドーピングされた多結晶シリコン膜で
形成する。
【００２２】前述したように本発明の第１実施例によれ
ば、導電層パターンを蝕刻してさらに薄くなった変形さ
れた導電層パターンを形成し、変形された導電層パター
ンの中心部を蝕刻して円筒形のストレージ電極を形成す
ることにより、ボックス形ストレージ電極に比べて表面
積が減少されることを防止しながらその高さを低めう
る。よって、一定したキャパシタンスを保ちながらセル
アレー領域と周辺回路領域との間の表面段差を減少させ
うる。
【００２３】（第２実施例）図１５は本発明の第２実施
例によるキャパシタの製造方法を説明するための断面図
である。まず、図６乃至図１２で説明した内容と同一な
方法で第２絶縁層パターン６０ａ、変形された導電層パ
ターン４０ａ及びスペーサ７０を形成する。次いで、前
記スペーサ７０及び第２絶縁層パターン６０ａを蝕刻マ
スクとして前記変形された導電層パターン４０ａを所定
の深さに蝕刻することにより、円筒形のストレージ電極
４０ｂを形成する。ここで、前記所定の深さは変形され
た導電層パターン４０ａの厚さより小さくすべきであ
る。次いで、前記スペーサ７０及び第２絶縁層パターン
６０ａを蝕刻して前記スペーサ７０を完全に除去すると
同時に、前記ストレージ電極４０ｂの上部外周面Ｂが露
出されるように変形された第２絶縁層パターン６０ｂを
形成する。ここで、前記スペーサ７０及び第２絶縁層パ
ターン６０ａは相等しい物質膜、例えば酸化膜または窒
化膜で形成することが望ましい。引続き、前記変形され
た第２絶縁層パターン６０ｂが形成された結果物の全面
に誘電膜及びプレート電極を順次に形成して（図示せ
ず）本発明の第２実施例によるキャパシタを完成する。
【００２４】前述したように本発明の第２実施例によれ
ば、従来のボックス形ストレージ電極に比べてキャパシ
タンスが減少することを防止しながら低い高さの円筒形
ストレージ電極を形成すると共に、相互隣接したストレ
ージ電極の間に変形された第２絶縁層パターンが存在す
るので化学溶液を使用する湿式工程のような後続工程の
進行時、ストレージ電極がリフティングされる現象を防
止しうる。これにより、セルアレー領域と周辺回路領域
との間の表面段差を減少させると共に、リフティングさ
れたストレージ電極による汚染を防止して素子の収率を
改善させうる。
【００２５】（第３実施例）図１６は本発明の第３実施
例によるキャパシタの製造方法を説明するための断面図
である。まず、図６乃至図１２で説明した内容と同一な
方法で第２絶縁層パターン６０ａ、変形された導電層パ
ターン４０ａ及びスペーサ７０を形成する。次いで、前
記スペーサ７０及び第２絶縁層パターン６０ａを蝕刻マ
スクとして前記変形された導電層パターン４０ａの中心
部を所定の深さに蝕刻することにより、円筒形のストレ
ージ電極４０ｂを形成する。ここで、前記所定の深さは
変形された導電層パターン４０ａの厚さより小さくすべ
きである。次いで、前記スペーサ７０及び第２絶縁層パ
ターン６０ａを除去することにより、ストレージ電極４
０ｂの外周面及び前記第１絶縁層パターン２０ａを露出
させる。次いで、前記露出された第１絶縁層パターン２
０ａを所定の厚さＸだけ等方性蝕刻して前記ストレージ
電極４０ｂの縁の下部にアンダーカット領域を形成する
と同時に変形された第１絶縁層パターン２０ｂを形成す
る。ここで、前記スペーサ７０、第２絶縁層パターン６
０ａ及び前記第１絶縁層パターン２０ａは相等しい物質
膜、例えば酸化膜または窒化膜で形成することが望まし
い。このように形成されたストレージ電極は示されたよ
うに露出される表面積が第１実施例及び第２実施例に比
べてさらに広いためセルキャパシタンスをさらに増加さ
せうる。
【００２６】次いで、前記アンダーカットが形成された
結果物の全面に誘電膜及びプレート電極を形成すること
により（図示せず）、本発明の第３実施例によるキャパ
シタを完成する。前述した本発明の第３実施例によれ
ば、従来のボックス形ストレージ電極に比べてさらに表
面積を増加させながら低い高さの円筒形ストレージ電極
を形成しうる。これにより、セルアレー領域と周辺回路
領域との間の表面段差を減少させると共に、キャパシタ
ンスをさらに増加させうる。
【００２７】（第４実施例）図１７は本発明の第４実施
例によるキャパシタの製造方法を説明するための断面図
である。まず、図６の内容と同一な方法で第１絶縁層２
０を形成する。次いで、前記第１絶縁層２０上に蝕刻阻
止膜及び上部層間絶縁膜を順次に形成する。ここで、前
記蝕刻阻止膜及び上部層間絶縁膜は各々窒化膜及び酸化
膜で形成することが望ましい。そして、蝕刻阻止膜及び
上部層間絶縁膜は各々１００Å乃至２００Å及び１００
０Å乃至２０００Åの厚さで形成する。次いで、前記上
部層間絶縁膜、蝕刻阻止膜及び前記第１絶縁層２０を連
続的にパタニングして前記ソース領域１１を露出させる
コンタクトホールを形成すると同時に第１絶縁層パター
ン２０ａ、蝕刻阻止膜パターン２１ａ及び上部層間絶縁
膜パターンを形成する。引続き、前記結果物の全面に図
８乃至図１２で説明した内容と同一な方法で第２絶縁層
パターン６０ａ、変形された導電層パターン４０ａ及び
スペーサ７０を形成する。ここで、前記第２絶縁層パタ
ーン６０ａ及びスペーサ７０は前記上部層間絶縁膜と同
一な物質膜、例えば酸化膜で形成することが望ましい。
次いで、前記スペーサ７０及び第２絶縁層パターン６０
ａを蝕刻マスクとして前記変形された導電層パターン４
０ａの中心部を所定の深さに蝕刻することにより、円筒
形のストレージ電極４０ｂを形成する。ここで、前記所
定の深さは変形された導電層パターン４０ａの厚さより
小さくすべきである。次いで、前記スペーサ７０、第２
絶縁層パターン６０ａ及び前記上部層間絶縁膜パターン
を湿式蝕刻溶液、例えばフッ化水素酸溶液（HF solutio
n ）または緩衝酸化膜蝕刻溶液（BOE ：buffered oxide
etchant）で除去して前記蝕刻阻止膜パターン２１ａを
露出させることにより、前記ストレージ電極の下部にア
ンダーカット領域（Ｙ）を形成する。
【００２８】次いで、前記蝕刻阻止膜パターンが露出さ
れた結果物の全面に誘電膜及びプレート電極を順次に形
成（図示せず）して本発明の第４実施例によるキャパシ
タを完成する。前述した本発明の第４実施例によれば、
ストレージ電極が露出される表面積を極大化させること
により、従来のボックス形ストレージ電極より低い高さ
を有する円筒形ストレージ電極を形成してもキャパシタ
ンスを極大化させうる。これにより、高集積DRAM素子の
セルアレー領域と周辺回路領域との間の表面段差を緩和
させながら、セルキャパシタンスを極大化させうる。
【００２９】
【発明の効果】以上、前述したように本発明の実施例等
によれば従来のボックス形ストレージ電極をDRAM素子に
比べてセルアレー領域と周辺回路領域との間の表面段差
を緩和させながら、キャパシタンスの減少を防止しうる
円筒形ストレージ電極を具備するDRAM素子を具現しう
る。これにより、セル特性が低下される現象を防止しな
がら金属配線を形成するためのフォトレジストパターン
のプロファイルを改善しうる。
【００３０】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により可能なのは明白である。
【図面の簡単な説明】
【図１】従来の技術によるキャパシタの製造方法を説明
するための断面図である。
【図２】従来の技術によるキャパシタの製造方法を説明
するための断面図である。
【図３】従来の技術によるキャパシタの製造方法を説明
するための断面図である。
【図４】従来の技術によるキャパシタの製造方法を説明
するための断面図である。
【図５】従来の技術によるキャパシタの製造方法を説明
するための断面図である。
【図６】本発明の第１実施例によるキャパシタの製造方
法を説明するための断面図である。
【図７】本発明の第１実施例によるキャパシタの製造方
法を説明するための断面図である。
【図８】本発明の第１実施例によるキャパシタの製造方
法を説明するための断面図である。
【図９】本発明の第１実施例によるキャパシタの製造方
法を説明するための断面図である。
【図１０】本発明の第１実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１１】本発明の第１実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１２】本発明の第１実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１３】本発明の第１実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１４】本発明の第１実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１５】本発明の第２実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１６】本発明の第３実施例によるキャパシタの製造
方法を説明するための断面図である。
【図１７】本発明の第４実施例によるキャパシタの製造
方法を説明するための断面図である。
【符号の説明】
１ 半導体基板 １０ フィールド酸化膜 １１ ソース領域 １２ ドレイン領域 １３ ゲート電極 １４ ビットライン ２０ａ 第１絶縁層パターン ３０ コンタクトホール ４０ｂ ストレージ電極 ８０ 誘電膜 ９０ プレート電極

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に前記半導体基板の所定領
    域を露出させるコンタクトホールを有する第１絶縁層パ
    ターンを形成する段階と、 前記露出された半導体基板と接触され前記コンタクトホ
    ールを覆うボックス形の導電層パターンを形成する段階
    と、 相互隣接した前記導電層パターンの間に第２絶縁層パタ
    ーンを形成する段階と、 前記第２絶縁層パターンを蝕刻マスクとして前記導電層
    パターンを蝕刻することにより、前記第２絶縁層パター
    ンの上側壁を露出させる変形された導電層パターンを形
    成する段階と、 前記露出された第２絶縁層パターンの上側壁にスペーサ
    を形成する段階と、 前記スペーサ及び前記第２絶縁層パターンを蝕刻マスク
    として前記変形された導電層パターンを所定の深さに蝕
    刻することにより、円筒形ストレージ電極を形成する段
    階とを含むことを特徴とするキャパシタの製造方法。
  2. 【請求項２】 前記第１絶縁層パターンはBPSG膜で形成
    することを特徴とする請求項１に記載のキャパシタの製
    造方法。
  3. 【請求項３】 前記第２絶縁層パターン及び前記スペー
    サはCVD 酸化膜で形成することを特徴とする請求項１に
    記載のキャパシタの製造方法。
  4. 【請求項４】 前記導電層パターンはドーピングされた
    ポリシリコン膜で形成することを特徴とする請求項１に
    記載のキャパシタの製造方法。
  5. 【請求項５】 前記所定の深さは前記変形された導電層
    パターンの厚さより小さいことを特徴とする請求項１に
    記載のキャパシタの製造方法。
  6. 【請求項６】 前記ストレージ電極を形成する段階後、 前記スペーサを除去して前記第２絶縁層パターンを蝕刻
    することにより、前記ストレージ電極の上部外周面を露
    出させる変形された第２絶縁層パターンを形成する段階
    と、 前記変形された第２絶縁層パターンが形成された結果物
    の全面に誘電膜及びプレート電極を順次に形成する段階
    とをさらに具備することを特徴とする請求項１に記載の
    キャパシタの製造方法。
  7. 【請求項７】 前記ストレージ電極を形成する段階後、 前記スペーサ及び前記第２絶縁層パターンを除去して前
    記第１絶縁層パターンを露出させる段階と、 前記第１絶縁層パターンが露出された結果物の全面に誘
    電膜及びプレート電極を順次に形成する段階とをさらに
    具備することを特徴とする請求項１に記載のキャパシタ
    の製造方法。
  8. 【請求項８】 前記ストレージ電極を形成する段階後、 前記スペーサ及び前記第２絶縁層パターンを除去して前
    記第１絶縁層パターンを露出させる段階と、 前記露出された第１絶縁層パターンを所定の厚さだけ等
    方性蝕刻して前記ストレージ電極の縁の下部にアンダー
    カット領域を形成する段階と、 前記アンダーカット領域が形成された結果物の全面に誘
    電膜及びプレート電極を順次に形成する段階とをさらに
    具備することを特徴とする請求項１に記載のキャパシタ
    の製造方法。
  9. 【請求項９】 半導体基板上に第１絶縁層、蝕刻阻止膜
    及び上部層間絶縁膜を順次に形成する段階と、 前記上部層間絶縁膜、前記蝕刻阻止膜及び前記第１絶縁
    層を連続的にパタニングして前記半導体基板の所定領域
    を露出させるコンタクトホールを形成すると同時に第１
    絶縁層パターン、蝕刻阻止膜パターン及び上部層間絶縁
    膜パターンを形成する段階と、 前記露出された半導体基板と接触され前記コンタクトホ
    ールを覆うボックス形の導電層パターンを形成する段階
    と、 相互隣接した前記導電層パターンの間に第２絶縁層パタ
    ーンを形成する段階と、 前記第２絶縁層パターンを蝕刻マスクとして前記導電層
    パターンを蝕刻することにより、前記第２絶縁層パター
    ンの上側壁を露出させる変形された導電層パターンを形
    成する段階と、 前記露出された第２絶縁層パターンの上側壁にスペーサ
    を形成する段階と、 前記スペーサ及び前記第２絶縁層パターンを蝕刻マスク
    として前記変形された導電層パターンを所定の深さに蝕
    刻することにより、円筒形ストレージ電極を形成する段
    階と、 前記スペーサ、前記第２絶縁層パターン及び前記上部層
    間絶縁膜パターンを除去する段階と、 前記上部層間絶縁膜パターンが除去された結果物の全面
    に誘電膜及びプレート電極を順次に形成する段階とを含
    むことを特徴とするキャパシタの製造方法。
  10. 【請求項１０】 前記第１絶縁層はBPSG膜で形成するこ
    とを特徴とする請求項９に記載のキャパシタの製造方
    法。
  11. 【請求項１１】 前記第２絶縁層パターン及び前記スペ
    ーサはCVD 酸化膜で形成することを特徴とする請求項９
    に記載のキャパシタの製造方法。
  12. 【請求項１２】 前記導電層パターンはドーピングされ
    たポリシリコン膜で形成することを特徴とする請求項９
    に記載のキャパシタの製造方法。
  13. 【請求項１３】 前記所定の深さは前記変形された導電
    層パターンの厚さより小さいことを特徴とする請求項９
    に記載のキャパシタの製造方法。
  14. 【請求項１４】 前記蝕刻阻止膜は窒化膜で形成するこ
    とを特徴とする請求項９に記載のキャパシタの製造方
    法。
  15. 【請求項１５】 前記上部層間絶縁膜は酸化膜で形成す
    ることを特徴とする請求項９に記載のキャパシタの製造
    方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996004399A1 (en) * 1994-08-01 1996-02-15 Yukong Limited Quick biochemical oxygen demand test and apparatus for the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253086B1 (ko) * 1997-07-25 2000-04-15 윤종용 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법
TW392282B (en) * 1998-01-20 2000-06-01 Nanya Technology Corp Manufacturing method for cylindrical capacitor
TW367616B (en) * 1998-02-06 1999-08-21 United Microelectronics Corp Manufacturing method for cylindrical capacitor
TW407377B (en) * 1998-03-11 2000-10-01 United Microelectronics Corp Method for manufacturing crown shape capacitor
TW399327B (en) * 1998-06-09 2000-07-21 United Microelectronics Corp The manufacturing method of DRAM capacitor
JP3214449B2 (ja) * 1998-06-12 2001-10-02 日本電気株式会社 半導体記憶装置の製造方法
KR100279298B1 (ko) * 1998-07-02 2001-02-01 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조
US6303496B1 (en) * 1999-04-27 2001-10-16 Cypress Semiconductor Corporation Methods of filling constrained spaces with insulating materials and/or of forming contact holes and/or contacts in an integrated circuit
US6204109B1 (en) * 1999-05-11 2001-03-20 United Microelectronics Corp. Method for forming a cylindrical capacitor
US6133090A (en) * 1999-05-27 2000-10-17 United Semiconductor Corp Method of fabricating cylindrical capacitor
US6436763B1 (en) 2000-02-07 2002-08-20 Taiwan Semiconductor Manufacturing Company Process for making embedded DRAM circuits having capacitor under bit-line (CUB)
KR100727449B1 (ko) * 2000-09-25 2007-06-13 하이닉스 세미컨덕터 매뉴팩쳐링 아메리카 인코포레이티드 고도전성 게이트, 로컬 인터커넥트 또는 커패시터 노드를 갖는 집적 장치
US6686235B2 (en) 2001-04-12 2004-02-03 Micron Technology, Inc. Buried digit spacer-separated capacitor array
US6410955B1 (en) * 2001-04-19 2002-06-25 Micron Technology, Inc. Comb-shaped capacitor for use in integrated circuits
US6888217B2 (en) * 2001-08-30 2005-05-03 Micron Technology, Inc. Capacitor for use in an integrated circuit
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2676168B2 (ja) * 1990-02-06 1997-11-12 三菱電機株式会社 半導体装置
TW243541B (ja) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
CN1044948C (zh) * 1994-06-22 1999-09-01 现代电子产业株式会社 用于制造半导体器件叠层电容器的方法
US5508223A (en) * 1995-05-05 1996-04-16 Vanguard International Semiconductor Corporation Method for manufacturing DRAM cell with fork-shaped capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996004399A1 (en) * 1994-08-01 1996-02-15 Yukong Limited Quick biochemical oxygen demand test and apparatus for the same

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