KR100727449B1 - 고도전성 게이트, 로컬 인터커넥트 또는 커패시터 노드를 갖는 집적 장치 - Google Patents
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Abstract
반도체 장치는 기판의 반도체 영역에 형성된 제1 절연층을 포함한다. 제1 절연층에 게이트 전극이 제공되고, 이 게이트 전극은 0.25㎛ 또는 그 이하의 측방향 길이를 가진다. 제1 절연 스페이서가 게이트 전극에 인접하게 제공되고, 게이트 전극 위에 개구부를 정의한다. 금속 플러그가 제1 절연 스페이서에 의해 정의된 개구부를 채우고, 게이트 전극에 접촉된다.
반도체 장치, 집적 장치, 커패시터, 절연층, 스페이서, 이중 다마신 구조
Description
도1은 초기 게이트 전극이 게이트 절연체상에 형성된 후의 반도체 장치의 액티브 영역의 단면도.
도2는 측벽 스페이서가 형성된 도1의 구조를 도시한 도면.
도3은 도전층이 그 위에 형성된 도2의 구조를 도시한 도면.
도4는 절연층이 그 위에 형성된 도3의 구조를 도시한 도면.
도5a는 게이트 전극을 노출시키는 개구부를 제공하도록 절연층을 에칭한 도4의 구조를 도시한 도면.
도5b는 개구부 내에 절연 스페이서가 형성된 도5a의 구조를 도시한 도면.
도6은 절연 스페이서에 의해 형성된 개구부에 금속 플러그가 채워진 도5b의 구조를 도시한 도면.
도7은 절연층이 그 위에 형성된 도6의 구조를 도시한 도면.
도8은 로컬 인터커넥트를 포함한 이중 다마신 구조가 형성된 도7의 구조를 도시한 도면.
도9는 절연층이 그 위에 형성된 도8의 구조를 도시한 도면.
도10은 로컬 인터커넥트 주변에 우묵한 커패시터 셀 구조가 형성된 도9의 구조를 도시한 도면.
본 발명은 집적 장치에 관한 것으로, 특히 스택형(stacked-type) 커패시터를 위한 고도전성 게이트, 로컬 인터커넥트 또는 노드 전극을 가진 집적 장치에 관한 것이다.
실리콘으로 구현된 통상적인 트랜지스터, 예로 MOSFET는 실리콘 기판에서 형성된 소스 및 드레인으로 구성되는데, 이것은 기판내의 채널 영역을 정의하기 위해 측방향으로 분리된다. 도전성 물질로 구성된 게이트 전극이 채널 영역 위에 배치되고, 전계를 채널 영역으로 방출하도록 설계된다. 게이트 전극에 의해 방출된 전계 내의 변화는 소스와 드레인 사이의 전류의 흐름을 가능하게 하거나 또는 선택적으로 불가능하게 한다.
통상의 MOSFET를 형성하기 위한 종래의 공정 과정에서, 게이트 산화막층이 얇게 도핑된 실리콘 기판에 성장되고, 폴리실리콘층이 게이트 산화막층에 증착된다. 그리고 나서, 폴리실리콘 및 게이트 산화막층이 기판의 상부 표면까지 이방적으로(anisotropically) 에칭되어, 폴리실리콘 게이트 전극이 게이트 산화막층의 상부에 스택되도록 남겨둔다. 폴리실리콘 게이트 전극의 형성 후에, 도펀트를 기판에 주입(implanting)함으로써 소스 및 드레인이 형성된다. 게이트 전극은 이 주입(implant)에 대해서 하드 마스크(hard mask)로서 역할하여, 소스 및 드레인이 게이트 전극에 대해 자기-정렬된(self-aligned) 기판에 형성된다.
반도체 집적 장치의 신호 전파 속도는 일반적으로 반도체 물질(Si 대 GaAs와 같은), 트랜지스터 특성(트랜지스터 접합의 길이에 대한 폭의 비와 같은), 동작 전압, 트랜지스터 회로 설계, 로컬 인터커넥트 및 그 콘택의 전기적 컨덕턴스(electrical conductance) 등에 의해 결정된다. 반도체 장치가 점점 더 작아질수록, 결과로서 생성되는 보다 짧은 신호 트래블 길이(signal travel length)가 장치의 동작 속도를 향상시킨다. 그러나, 이러한 이점은 도전성 라인들 사이에 좁은 공간으로 인한 보다 큰 기생 커패시턴스(parasitic capacitance)뿐만 아니라, 보다 작은 전극, 보다 좁은 인터커넥트 라인 및 보다 작은 콘택 배열(contact geometry)에 의한 보다 큰 저항에 의해 상쇄된다.
전극의 저항을 감소시키는데 사용되는 하나의 방법은 트랜지스터의 게이트, 소스 및 드레인 전극에 실리사이드층을 형성하는, 소위 말하는 실리사이드 방법이다. 이 방법은 이들 전극 위에 놓이는 티타늄 막 등과 같은 내화성(refractory) 금속막을 형성하고, 내화성 금속막과 전극을 반응시키기 위하여 내화성 금속막에 열처리를 가하는 것이다. 그 결과로서 생성된 화합물이 실리사이드층이다.
반도체 장치 구조가 0.25 미크론 이하로 축소됨에 따라, 소스와 드레인 영역에 대한 콘택 및 폴리 게이트로 일반적으로 사용되는, 티타늄 실리사이드의 저항률이 바람직하지 않게 증가한다. 저항률의 이러한 증가는 티타늄 실리사이드가 형성되는 표준 2-단계 어닐 공정으로부터 초래된다. 티타늄층이 전극 위에 형성된 후에, 티타늄과 실리콘 계면이 존재하는 이들 영역에서 티타늄을 티타늄 실리사이드의 C49상으로 변환시키기 위해 낮은 온도 어닐링이 수행된다. C49상은 저항률이 높고, 최종 실리사이드 물질로서 바람직하지 못하다. 낮은 온도 어닐링은 티타늄과 산화막 영역(측벽 스페이서(sidewall spacer) 및 분리 영역(isolation region)과 같은)과의 반응을 억제하기 때문에 C49상이 먼저 형성된다. C49상이 형성된 후에, C49상이 더 낮은 저항률을 갖는 C54 티타늄 실리사이드 상으로 변환되는, 두번째의 높은 온도 어닐링이 수행된다. 불행하게도, 트랜지스터 라인 폭이 0.25 미크론 이하로 감소가 계속됨에 따라, C49상에 형성된 실리사이드의 결정(grain) 크기가 너무 커져서(장치 라인 폭에 근접함) 그것을 C54상으로의 변환을 제한한다. 결과적으로, 트랜지스터 크기가 0.25 미크론 이하로 감소함에 따라 실리사이드의 저항률이 바람직하지 않게 증가한다. 따라서, 장치 배열이 보다 작아짐에 따라, 신호 속도를 유지하거나 또는 높이는 게이트 물질의 필요성이 존재한다.
상기의 문제점을 해결하기 위하여, 본 발명의 일실시예에서, 반도체 장치는 기판의 반도체 영역에 형성된 제1 절연층을 포함한다. 제1 절연층에 게이트 전극이 제공되고, 이 게이트 전극은 0.25㎛ 이하의 측방향 길이를 가진다. 제1 절연 스페이서가 게이트 전극에 인접하게 제공되고, 게이트 전극 위에 개구부를 정의한다. 금속 플러그가 제1 절연 스페이서에 의해 정의된 개구부를 채우고, 게이트 전극에 접촉된다.
다른 실시예에서, 반도체 장치는 그 위에 제1 절연층을 갖는 기판을 포함하고, 제1 절연층은 기판의 일부분을 노출시키는 개구부를 가진다. 게이트 전극이 기판 위에 형성된다. 금속 플러그가 게이트 전극 위에 형성되고, 게이트 전극의 상부 표면에 전기적으로 연결된다. 제1 및 제2 전기적 영역이 게이트 전극의 양측에 형성된다. 게이트 절연 스페이서가 게이트 전극의 양측에 인접하여 형성된다. 도전층이 게이트 절연 스페이서 및 기판의 노출된 부분 위에 형성된다. 금속 커넥터가 기판에 전기적으로 연결된 도전층에 연결되고, 금속 콘택 커넥터는 이중 다마신 구조(dual damascene structure)로 이루어진다.
또다른 실시예에서, 반도체 장치는 기판의 표면 위에 형성된 게이트 전극을 포함한다. 제1 및 제2 전기적 영역이 게이트 전극의 양측에 형성된다. 기판 위에 놓인 도전층이 제1 및 제2 전기적 영역 위에 제공되어, 이에 전기적으로 연결된다. 금속 콘택 플러그가 도전층에 전기적으로 연결된다.
도1을 참조하면, 기판(50)은 그 표면 위에 형성되는, 예를 들면, 실리콘 산화막 또는 실리콘 질화막(즉, SiO2 또는 Si3N4) 또는 그들의 조합과 같은, 게이트 절연체 또는 게이트 절연막을 포함한다. 폴리실리콘과 같은 게이트 도전층 또는 게이트 전극(54), 및 하드 마스크층(56)이 게이트 절연체(52)위에 제공된다. 하드 마스크층은 대개 SiO2, 또는 SiO2와 실리콘 옥시나이트라이드(SiOxNy)와 같은 반사방지(antireflective) 코팅 물질의 조합으로 이루어지고, 패터닝된 임계 치수의 조정을 개선한다. 게이트 전극에 제공된 하드 마스크는 이후에 도5에서 설명되는 바와 같이, 그루브(groove)를 형성하기 위해 나중에 제거된다. 층(54 및 56)은 게이트 구조(58 및 60)를 형성하기 위해 이방적으로 에칭된다. 게이트 구조(58 및 60)는 대개 측방향 길이, 즉 0.25 ㎛ 이하인, 바람직하게는 0.13 ㎛ 이하인, 소스와 드레인 영역 사이의 거리를 갖는다. 이 층들은 인-시츄(in-situ)로 에칭될 수 있거나, 또는 하드 마스크층(56) 및 게이트 도전층(54)은 개별적으로 에칭될 수 있다.
도2를 참조하면, 측벽 스페이서(62)가 게이트 구조(58 및 60)의 좌측 및 우측에서 형성된다. 게이트 측벽 스페이서(62)는 Si3N4, 또는 SiO2와 같은 또다른 절연 물질에 대해 높은 에칭 선택도(etching selectivity)를 가질 수 있는 절연 물질이 바람직하다. 예를 들어, C4F8을 포함한 가스 혼합물은 Si3N4에 비해 SiO2의 높은 에칭 선택도를 제공하는 것으로 알려져 있다. 스페이서는 대개 이방성 에칭 후에 화학 증착(CVD)에 의해 형성된다. 기판(50)의 일부분을 노출시키는 산화막 개구부(oxide opening)(64)가 만들어진다. 일반적으로, 산화막 개구부는 스페이서를 형성하는데 사용되는 이방성 에칭 공정으로 형성된다.
도3을 참조하면, 폴리실리콘과 같은 도전층(66)이 화학 증착을 사용하여 기판(50), 게이트 구조(58 및 60) 및 스페이서(62)위에 형성된다. 일실시예에서, 폴리실리콘으로 이루어진 도전층은 자기-정렬되는(self-aligned) 콘택 에칭을 위해 에칭-정지층으로서 제공된다. 종래의 실리콘 질화막 에칭-정지층과 비교하면, 폴리실리콘 도전층은 SiO2를 에칭할 때 훨씬 더 넓은 프로세스 윈도우(process window)을 제공한다. 더욱이, 콘택 개구부에 제공된 도전층은 실리콘 표면으로부터 소스 및 드레인을 높여서, 바람직하지 않은 단채널 효과(short-channel effects)를 감소시킬 수 있다. 도3을 다시 참조하면, 도전층(66)이 필드 분리 영역(미도시됨)에서 에칭되어, 이 도전층은 액티브 영역 위에만 놓이게 된다. 그리고, 도4에 도시된 바와 같이, SiO2와 같은 절연체(68)가 도전층 위에 형성된다. 절연체는 화학 기계적 폴리싱(chemical mechanical polishing) 또는 에치백(etchback) 방법을 사용하여 평탄화된다(planarized).
도5a 및 도5b를 참조하면, 절연체(68)는 그루브(groove) 또는 개구부(69)를 형성하고 게이트 전극(54)을 노출시키기 위해 이방적으로 에칭된다. 도전층(66)은 이러한 에칭 단계 동안에, 에칭-정지층으로서 역할한다. 도전층이 노출되면, 이방성 에칭 공정은 언더컷(undercut)(70)을 형성하기 위해 도전층의 일부분을 에칭하는 조정된 언더컷 에칭 공정(예, 등방성 에칭 공정)으로 바뀐다. 이후에 설명되는 바와 같이, 언더컷(70)은 도전층(66)과 금속 플러그 사이의 전기적인 절연이 게이트 전극(54)위에 형성되도록 한다. 언더컷을 형성한 후에, Si3N4 또는 실리콘 옥시나이트라이드(SiNxOy) 물질과 같은 절연 콘택 스페이서(72)가, 이방성 에칭 후에 화학 증착을 수행함으로써, 그루브(69) 내에 형성된다(도5b). 화학 증착은 언더컷을 채우고, 절연체로 채워진 핸들(insulator-filled handle)(76)을 형성한다.
개구부(69)를 채우기 위해 절연체(68) 및 게이트 전극(54)위에 금속층이 증착되고, 이에 따라 금속 플러그(78)(도6)가 형성된다. 금속층은 상이한 물질의 하나 또는 그 이상의 층들을 포함할 수 있다. 예를 들어, 금속 플러그(78)는 접착 및 배리어 금속층으로서 2개의 얇은 층 Ti와 TiN, 및 텅스텐 금속 플러그를 포함할 수 있다.
전술된 바와 같이, 절연 스페이서(72)가 금속 플러그(78)의 측벽을 둘러싸고 있다. 이것은 높은 온도의 후속 공정 단계에서 금속과 인접 절연체들 사이의 기계적 응력(mechanical stress) 및 화학적 상호작용(chemical interaction)을 감소시킨다. 금속과 인접 절연체들 사이의 기계적 응력 및 화학적 상호작용의 레벨은 기판이 노출되는 온도에 대응한다. 일반적으로, 후속 기판 공정 단계들은 기판에 높은 온도를 가하는 것을 포함한다. 그러므로, 완충기(또는 버퍼)(buffer)로서의 절연 스페이서가 없으면, 금속 플러그와 인접한 절연체들 사이의 기계적 응력이 후속의 공정 단계 동안에 상당히 증가할 수 있고, 절연체에서 형성되는 크랙을 야기시킨다. 또한, 만일 절연 스페이서가 제공되지 않는다면, 후속 공정 단계에서 금속 플러그와 인접한 절연체들 사이의 화학적 상호작용이 증가할 수 있다. 절연 스페이스는 또한 금속 플러그(78)를 도전층(66)으로부터 전기적으로 절연하도록 제공된다. 이 전기적 절연은 또한 절연 스페이서의 절연체로 채워진 핸들(76)에 의해 제공되는 부가적인 마진에 의해 보장된다. 스페이서(72)의 또다른 역할은, 게이트 전극(54)의 상부에 그루브(69)를 형성하는, 게이트 하드 마스크(56)의 패터닝과 및 게이트 도전층(66) 사이의 오버레이 마진을 보상한다. 스페이서(72)의 에칭 공정은 게이트 전극(54)에 대해 선택적이다.
도7을 참조하면, Si3N4 또는 실리콘 옥시나이트라이드(SiNxOy) 물질과 같은 절연층(80)이 금속 플러그 위에 증착된다. 그리고, 절연층(80) 위에 SiO2와 같은 절연층(82)이 증착된다. 절연층(80)은 금속과 인접한 절연체 사이의 화학적 상호작용 및 기계적 응력을 최소화하기 위해 금속 플러그를 둘러싼다. 절연층(80)은 또한, 도8에 도시된 바와 같이, 이중 다마신 구조(dual damascene structure)(84), 즉, 콘택 플러그(하부)(87a) 및 로컬 인터커넥트(상부)(87b)를 형성하기 위한 절연층(82)의 에칭 동안에 에칭 정지층으로서 사용될 수 있다. Si3N4 또는 실리콘 옥시나이트라이드(SiNxOy) 물질과 같은 절연 스페이서(86)가 이중 다마신 구조의 측벽상에 형성되어, 도전층(66)과 접촉되어 있다. 이중 다마신 구조(84)는 기판 위와 콘택 개구부에 금속층을 증착하고, 화학 기계적 폴리싱 공정을 이용하여 잔여 금속을 제거함으로써 형성된다. 이중 다마신 구조는 콘택 플러그 및 로컬 인터커넥트가 동일한 공정 단계에서 형성되는 것이 가능하도록 한다. 절연 스페이서(72)와 함께, 절연 스페이서(86)는, 높은 온도의 후속 공정 단계에서 금속층과 인접 절연체들 사이의 화학적 상호작용 및 기계적 응력을 최소화하기 위해, 금속층, 이 경우에는 로컬 인터커넥트(87)를 실질적으로 둘러싼다.
도9를 참조하면, 전술된 이중 다마신 공정으로 형성된 로컬 인터커넥트 상에 스택형 커패시터의 노드 전극이 형성될 수 있다. 스택형 커패시터를 형성하는 것은 Si3N4 또는 실리콘 옥시나이트라이드(SiNxOy) 물질과 같은 절연층(88)을 증착하는 것을 포함한다. SiO2와 같은 절연층(90)이 절연층(88) 위에 증착된다. 절연층(88 및 90)은 로컬 인터커넥트 주변을 중심으로 한 우묵한 원통형 구조(도10)를 형성하도록 에칭된다). 도전판 또는 노드 전극을 형성하기 위해 이 원통형 구조 위에 도전층(92 및 94)이 순차적으로 증착된다. 도전층(92)은 Ti/TiN과 같은 높은 도전성 물질로 주로 구성된다. 이 도전층은 증가된 도전성을 제공하고, 또한 커패시터로 확산하는 로컬 인터커넥트(87)로부터의 원자에 대해 배리어로서 제공된다. 도전층(94)은 폴리실리콘 또는 다른 형태의 실리콘막과 같이, 커패시터의 형성에 통상적으로 사용되는 물질로 구성될 수 있다.
상기의 방법으로 형성된 커패시터는 큰 커패시터 셀 영역을 가지며, 따라서, 전체 커패시턴스는 셀 구조의 유효 영역에 비례하기 때문에, 커패시터의 커패시턴스가 증가하게 된다.
본 발명은 다른 실시예를 포함한다. 본 발명의 범위는 첨부된 청구범위로 정의될 것이다.
Claims (22)
- 기판의 반도체 영역 상의 제1 절연층;상기 제1 절연층 상에 제공된 게이트 전극;상기 게이트 전극에 인접하여 제공되고, 상기 게이트 전극 위에 개구부를 정의하는 제1 절연 스페이서(insulation spacer);상기 제1 절연 스페이서에 의해 정의된 상기 개구부를 채우고, 상기 게이트 전극에 접촉하는 금속 플러그(metal plug); 및상기 기판의 일부분에 연결되고, 로컬 인터커넥트 및 콘택 플러그를 포함하는 이중 다마신 구조(dual damascene structure)를 포함하는 반도체 장치.
- 제1항에 있어서,상기 제1 절연층은 상기 기판의 일부분을 노출시키는 개구부를 갖고,상기 장치는,상기 제1 스페이서와 상기 기판의 노출된 일부분 위에 제공되고, 상기 기판에 전기적으로 연결된 도전층을 더 포함하는 반도체 장치.
- 제2항에 있어서,상기 도전층은 고가형(elevated) 소스 또는 드레인 영역을 정의하는반도체 장치.
- 제2항에 있어서,상기 도전층 위에 제공되고, 상기 게이트 전극의 상부 표면을 노출시키는 개구부를 정의하는 제2 절연층 - 여기서, 상기 도전층은 상기 제2 절연층으로 확장되는 언더컷(undercut)을 가짐 -을 더 포함하는 반도체 장치.
- 제4항에 있어서,상기 제2 절연층에 의해 정의된 개구부 주위에 제공된 제2 절연 스페이서 - 여기서, 상기 제2 절연 스페이서는 상기 언더컷을 절연 물질로 채움으로써 정의된 핸들(handle)을 포함하고, 상기 핸들은 상기 금속 플러그와 상기 도전층 사이에 보다 나은 전기적 절연(isolation)을 제공함 -를 더 포함하는 반도체 장치.
- 제2항에 있어서,상기 도전층은 폴리실리콘으로 이루어지는반도체 장치.
- 제1항에 있어서,상기 금속 플러그는 텅스텐으로 이루어지는반도체 장치.
- 삭제
- 제2항에 있어서,상기 도전층에 접촉되고, 상기 기판에 전기적으로 연결된 이중 다마신 구조 - 여기서, 상기 이중 다마신 구조는 로컬 인터커넥트 및 콘택 플러그를 포함함 -를 더 포함하는 반도체 장치.
- 반도체 장치를 형성하는 방법에 있어서,기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 제공하는 단계 - 여기서, 상기 게이트 전극은 그 위에 하드 마스크를 가짐 - ;상기 게이트 전극 및 상기 하드 마스크에 인접하여 게이트 절연 스페이서를 형성하는 단계 - 여기서, 상기 게이트 절연 스페이서는 상기 하드 마스크의 상부 표면을 노출시킴 - ;상기 게이트 절연 스페이서, 상기 하드 마스크 및 상기 기판의 노출된 부분 위에 도전층을 형성하는 단계;상기 게이트 전극의 상부 표면을 노출시키는 개구부를 제공하기 위해, 상기 하드 마스크 및 상기 하드 마스크 위에 놓인 도전층의 일부분을 제거하는 단계; 및상기 게이트 전극에 전기적으로 연결되도록 금속 플러그를 상기 개구부 내에 형성하는 단계를 포함하는 방법.
- 제10항에 있어서,상기 도전층 상에 콘택 플러그를 형성하는 단계 - 여기서, 상기 콘택 플러그는 상기 기판에 전기적으로 연결됨 -를 더 포함하는 방법.
- 제10항에 있어서,상기 게이트 절연 스페이서 위에 놓인 상기 도전층 상에 언더컷을 형성하는 단계 - 여기서, 상기 언더컷은 상기 게이트 전극의 에지와 상기 도전층의 에지 사이의 거리를 증가시키도록 상기 게이트 전극으로부터 떨어져서 확장됨 -를 더 포함하는 방법.
- 제10항에 있어서,상기 금속 플러그는 텅스텐을 포함하는방법.
- 그 위에 제1 절연층을 갖는 기판 - 여기서, 상기 제1 절연층은 상기 기판의 일부분을 노출시키는 개구부를 가짐 - ;상기 기판 위에 형성된 게이트 전극;상기 게이트 전극 위에 형성되고, 상기 게이트 전극의 상부 표면에 전기적으로 연결된 금속 플러그;상기 게이트 전극의 각 측에 형성된 제1 및 제2 전기적 영역;상기 게이트 전극의 각 측에 인접하여 형성된 게이트 절연 스페이서;상기 게이트 절연 스페이서 및 상기 기판의 노출된 일부분 위에 형성된 도전층; 및상기 기판에 전기적으로 연결되도록 상기 도전층에 연결된 금속 콘택 커넥터 - 여기서, 상기 금속 콘택 커넥터는 이중 다마신 구조임 -를 포함하는 반도체 장치.
- 제14항에 있어서,상기 도전층은 고가형(elevated) 드레인 또는 소스 영역을 정의하는반도체 장치.
- 제14항에 있어서,상기 게이트 스페이서 위에 놓인 상기 도전층은 상기 도전층의 에지와 상기 게이트 전극의 에지 사이의 거리를 증가시키는 언더컷을 포함하는반도체 장치.
- 제16항에 있어서,상기 금속 플러그의 측벽 주위에 형성된 금속 플러그 스페이서 - 여기서, 상기 금속 플러그 스페이서는 제1 절연 물질로 이루어짐 - ; 및상기 금속 플러그 스페이서를 둘러싸는 제2 절연층 - 여기서, 상기 제2 절연층은 제2 절연 물질로 이루어지고, 상기 금속 플러그 스페이서는 상기 금속 플러그와 상기 제2 절연층 사이에 버퍼(buffer)를 제공함 -을 더 포함하는 반도체 장치.
- 기판의 표면 위에 형성된 게이트 전극;상기 게이트 전극의 각 측에 형성된 제1 및 제2 전기적 영역;상기 제1 및 제2 전기적 영역 위에 제공되고, 이에 전기적으로 연결된 도전층 - 여기서, 상기 도전층은 상기 기판 위에 놓임 - ; 및상기 도전층에 전기적으로 연결된 금속 콘택 플러그를 포함하고,여기서, 상기 금속 콘택 플러그는 상부 및 하부를 갖는 이중 다마신 구조인반도체 장치.
- 제18항에 있어서,상기 도전층은 고가형(elevated) 소스 또는 드레인 영역을 정의하는반도체 장치.
- 삭제
- 제18항에 있어서,상기 금속 콘택 플러그의 상부 주위와 그 위에 형성된 제1 도전판을 갖는 커패시터를 더 포함하는 반도체 장치.
- 제21항에 있어서,상기 제1 도전판은 상기 금속 콘택 플러그 상부의 상부 표면에 전기적으로 연결되는반도체 장치.
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