KR100244825B1 - 반도체장치 및 그 제조방법 - Google Patents

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니시무로 타이조
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Abstract

본 발명에 따른 반도체장치는, 주표면을 갖춘 반도체기판과; 상기 주표면에 규정됨과 더불어 상기 주표면에 형성된 2개의 트렌치 사이에 위치한 반도체영역; 상기 트렌치의 각각의 측벽에 인접하여 그 측벽을 따라 형성된 제1절연층; 상기 반도체영역의 상부 표면과 상기 반도체영역의 측벽의 상부 영역에 대응하는 상기 트렌치의 측벽의 상부 영역상에 형성되고, 상기 트렌치의 측벽의 상부 영역에 형성되어 있는 상기 제1절연층과 접촉되는 제2절연층 및, 상기 제1절연층과 상기 트렌치의 측벽과의 사이에 형성되고, 상단부가 상기 제2절연층과 맞대어 결합되는 제4절연층을 구비하여 구성되고, 상기 제1절연층의 상단부는, 상기 제1절연층과 상기 트렌치의 측벽간에 상기 제2절연층을 샌드위치시키도록, 상기 트렌치의 측벽의 상기 상부영역상에 형성되어 있는 상기 제2절연층과 접촉하여 그 제2절연층을 따라 형성된다. 그리고, 측벽의 상부에 위치한 제1절연층의 부분의 두께가 제2절연층의 두께보다 더 크다.

Description

반도체장치 및 그 제조방법
본 발명은 트렌치 분리영역에서 MIS(Metal Insulator Semiconductor)형 FET가 제공되는 반도체장치 및 그 제조방법에 관한 것이다.
최근, 반도체집적회로의 집적화 밀도를 증가시키기 위해 통상적인 LOCOS(Local Oxidation of Silicon) 분리가 보다 좁은 폭의 절연층을 갖춘 높은 전기적 분리능력을 제공하는 트렌치 분리로 대체되고 있다. 여기서, 통상의 트렌치 분리구조에 따르면, 단일 장치 분리 절연층이 단지 반도체기판의 주어진 위치에 매립되어 있다. MISFET의 형성을 위한 이러한 트렌치 분리구조의 이용은 다음과 같은 문제를 야기시킨다.
트렌치 분리를 이용하는 종래의 평변형 MISFET가 갖춘 문제점에 대해 제 1a 도 내지 제 1c 도를 참조하여 설명한다.
제 1a 도는 MISFET의 평면도, 제 1b 도 및 제 1c 도는 각각 제 1a 도의 1B-1B선과 1C-1C선에 따른 단면도이다. 본 도면에 있어서, 참조부호 1은 반도체기판, 3은 매립소자분리절연층, 8은 게이트전극, 9는 소스/드레인영역, 12는 게이트절연층이다.
통상적으로, 게이트절연층(12)은 소자분리절연층(3) 형성 후에 형성되고, 게이트전극(8)이 계속해서 게이트절연층 위에 형성된다. 소자분리절연층(3)이 매립된 후, 반도체기판(1)의 표면을 노출시키기 위해 절연층을 에치백할 필요가 있다. 이 경우, 절연층(3)이 오버에칭되는 경향이 있고, 이는 절연층의 표면이 제 1b 도에 나타낸 바와 같이 반도체기판(1)의 노출된 표면 보다 더 낮아지게 되는 결과를 초래한다. 결과적으로, 반도체기판(1)의 엣지인 b로 나타낸 부분이 노출되게 된다. 그리고, 트랜지스터가 형성되어 동작될 경우, 게이트전계가 이 노출된 부분에서 집중되게 된다. 따라서, 부분(b)에서의 임계치 전압이 평면 부분(a) 보다 더 낮아지게 되어 기생트랜지스터가 형성되게 된다.
평면부에 있어서 트랜지스터에 대한 기생트랜지스터의 콘덕턴스의 비는 게이트 폭이 감소될수록 커지게 되고, 이러한 각 트랜지스터는 다른 임계치전압을 갖게된다. 이러한 이유로 인해, 게이트 폭이 다른 많은 수의 트랜지스터가 형성된 집적회로에 있어서 기생트랜지스터의 발생은 회로설계의 심각한 문제로 된다.
일반적으로, 반도체영역과 소자분리영역의 형상은 기생트랜지스터의 부근에서 변하고, 게이트 절연층과 트렌치형상의 형성을 위한 전처리에 포함된 에칭의 양에 의존한다. 이러한 이유로 인해, 트랜지스터의 전기적 특성이 변하여 트랜지스터 특성의 재현성을 악화시키게 된다.
상기한 바와 같이, 종래 소자분리용 절연막을 단층으로 형성하는 트렌치 분리구조에서는 MISFET형성시의 게이트 절연막 전처리로 인해 소자분리용 절연막이 반도체영역 보다도 오버에칭되어 낮아지게 되어 버려 반도체영역의 엣지가 노출되어 임계치가 저하된 기생트랜지스터가 형성된다는 문제가 있었다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 게이트 절연층 형성의 전처리에서 반도체영역의 엣지가 노출되는 것을 방지하여 기생 엣지 트랜지스터의 효과를 감소시킴과 더불어 특성의 재현성을 확보하는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
제 1a 도는 종래 반도체장치의 평면도.
제 1b 도는 제 1a 도의 1B-1B선에 따른 단면도.
제 1c 도는 제 1a 도의 1C-1C선에 따른 단면도.
제 2a 도는 본 발명의 제1실시예에 따른 반도체장치의 평면도.
제 2b 도는 제 2a 도의 2B-2B선에 따른 단면도.
제 3a 도 내지 내지 제 3f도는 제조단계의 순서에 따라 제1실시예의 반도체장치를 설명하는 단면도.
제 4a 도는 본 발명에 따른 반도체장치와 비교하기 위해 버퍼 절연층이 비교적 두꺼운 반도체장치를 나타낸 도면.
제 4b 도는 버퍼절연층이 얇은 본 발명의 반도체장치를 나타낸 도면.
제 5 도는 본 발명의 제2실시예에 따른 반도체장치의 단면도.
제 6 도는 본 발명의 제3실시예에 따른 반도체장치의 단면도.
제 7a 도, 제 7b 도, 제 7c 도는 제조단계의 순서로 제3실시예의 반도체장치를 설명하는 단면도.
제 8 도는 본 발명의 제4실시예에 따른 반도체장치의 단면도.
제 9a 도, 제 9b 도, 제 9c 도는 제조단계의 순서로 제4실시예의 반도체장치를 설명하는 단면도.
제 10a 도, 제 10b 도, 제 10c 도는 제4실시예에 따른 반도체장치의 변형예의 단면도.
제 11 도는 본 발명의 제5실시예에 따른 반도체장치의 단면도.
제 12a 도 및 제 12b 도는 제조단계의 순서에 따라 제5실시예의 반도체장치를 설명하는 단면도.
제 13 도는 제5실시예에 따른 반도체장치의 변형예의 단면도.
제 14 도는 본 발명의 제6실시예에 따른 반도체장치의 단면도.
제 15a 도 및 제 15b 도는 제조단계의 순서에 따라 제6실시예의 반도체장치를 설명하는 단면도.
제 16a 도 및 제 16b도는 제조단계의 순서에 따라 제6실시예의 반도체장치의 변형예를 설명하는 단면도.
제 17 도는 본 발명의 제7실시예에 따른 반도체장치의 단면도.
제 18a 도 및 제 18b 도는 게이트 절연층의 형성 전후의 제조단계에 있어서 본 발명의 변형예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체기판 102 : 에칭스톱퍼층(제1절연층)
103' : 소자분리절연층(제3절연층) 104 : 버퍼절연층(제4절연층)
112 : 게이트 절연층(제2절연층) 108 : 게이트전극
109 : 소스 및 드레인영역 111 : 지지기판
112 : 게이트 절연막
상기 목적을 달성하기 위한 본 발명의 제1측면에 따른 반도체장치는, 주표면을 갖춘 반도체기판과; 상기 주표면에 규정됨과 더불어 상기 주표면에 형성된 2개의 트렌치 사이에 위치한 반도체영역; 상기 트렌치의 각각의 측벽에 인접하여 그 측벽을 따라 형성된 제1절연층; 상기 반도체영역의 상부 표면과 상기 반도체영역의 측벽의 상부 영역에 대응하는 상기 트렌치의 측벽의 상부 영역상에 형성되고, 상기 트렌치의 측벽의 상부 영역에 형성되어 있는 상기 제1절연층과 접촉되는 제2절연층 및 상기 제1절연층과 상기 트렌치의 측벽과의 사이에 형성되고, 상단부가 상기 제2절연층과 맞대어 결합되는 제4절연층을 구비하여 구성되고, 상기 제1절연층의 상단부는 상기 제1절연층과 상기 트렌치의 측벽간에 상기 제2절연층을 샌드위치시키도록, 상기 트렌치의 측벽의 상기 상부영역상에 형성되어 있는 상기 제2절연층과 접촉하여 그 제2절연층을 따라 형성되는 것을 특징으로 한다.
여기서, 제1절연층이 실리콘 질화물층을 포함하는 것이 바람직하다.
그리고, 반도체장치는 사이에 삽입된 제1절연층을 갖춘 트렌치의 각각에 매립된 제3절연층을 더 구비하는 것이 바람직하다.
또한, 본 발명에 따른 변형은, 주표면을 갖춘 반도체기판과; 상기 주표면에 규정됨과 더불어 상기 주표면에 형성된 2개의 트렌치 사이에 위치한 반도체영역, 상기 트렌치의 각각의 측벽에 인접하여 그 측벽을 따라 형성된 제1절연층, 상기 반도체영역의 상부 표면과 상기 반도체영역의 측벽의 상부 영역에 대응하는 상기 트렌치의 측벽의 상부 영역상에 형성되고, 상기 트렌치의 측벽의 상부 영역상에 형성되어 있는 상기 제1절연층과 접촉되는 제2절연층, 상기 트렌치의 측벽과의 사이에 삽입된 상기 제1절연층과 함께 상기 트렌치의 각각에 매립형성되고, 상부 표면이 상기 반도체기판의 상기 주표면보다 낮게 설정되어 있는 제3절연층 및, 상기 제1절연층과 상기 트렌치의 측벽과의 사이에 형성되고, 상단부가 상기 제2절연층에 맞대어 결합되는 제4절연층을 구비하여 구성되고, 상기 제1절연층은 상기 제1절연층과 상기 트렌치의 측벽간에 상기 제2절연층을 샌드위치시키도록, 상기 트렌치의 측벽을 따라 적어도 상기 반도체기판의 상기 주표면과 동일 평면으로 연장되며, 상기 제1절연층과 상기 측벽간 거리는 상기 반도체기판의 상기 주표면상에 형성된 상기 제2절연층의 일부분의 두께보다 작게 설정되는 것을 특징으로 한다.
여기서, 제1절연층이 에칭스톱퍼(etching stopper)로서 기능하는 실리콘 질화물층으로 이루어지고, 제3절연층이 소자분리를 위해 채택되는 실리콘 산화물층으로 이루어지는 것이 바람직하다.
또한, 제1절연층과 측벽 사이에 형성되고, 두께가 제2절연층의 두께와 동일하거나 그 이하인 제4절연층을 더 구비하여 구성되는 것이 바람직하다.
그리고, 제1,제2,제3절연층을 덮도록 형성된 도전층을 더 구비하여 구성되는 것이 바람직하다.
또한, 반도체장치는 게이트전극으로서의 도전층과, 게이트 절연층으로서의 제2절연층을 포함하는 MISFET이다.
본 발명의 제2측면에 따른 반도체장치의 제조방법은, 반도체기판의 제1표면에 다수의 트렌치를 형성하는 단계와; 트렌치가 형성된 반도체기판의 제1표면에 연속적으로 버퍼절연층과 에칭스톱퍼층을 형성하는 단계; 반도체기판의 제1표면에 소자분리절연층을 퇴적하는 단계; 트렌치의 소자분리절연층을 매립함과 더불어 트렌치의 적어도 측벽상에 에칭스톱퍼층을 남겨둠으로써 에칭스톱퍼층이 기판의 적어도 제1표면의 높이에 도달하는 높이를 갖도록 기판의 제1표면이 노출될 때까지 소자분리절연층과 버퍼절연층 및 에칭스톱퍼층을 에치백하는 단계 및; 제1버퍼절연층과 접촉되도록 적어도 2개의 트렌치 사이에 위치한 기판의 제1표면의 소정 영역상에 게이트 절연층을 형성하는 단계를 구비하여 이루어진 것을 특징으로 한다.
여기서, 에칭스톱퍼층이 실리콘 질화물층으로 이루어지는 것이 바람직하다.
본 발명의 제조방법은, 게이트 절연층상에 게이트전극을 형성하는 단계를 더 구비하여 이루어지는 것이 바람직하다.
본 발명의 이러한 구조에 따르면, 에칭저지 제1절연층과 반도체기판 사이의 제4절연층이 게이트 절연층의 형성을 위한 프로세싱에 의해 에칭됨에도 불구하고, 에칭된 부분은 MISFET 게이트 절연층이 형성될 때 새로운 절연층으로 다시 채워진다. 반도체기판의 엣지는 절연층 위로 나오지 않게 된다. 따라서, 게이트전극의 형성에 기인하는 엣지 기생트랜지스터의 효과는 감소될 수 있게 된다.
더욱이, 제4절연층의 에칭 깊이가 게이트 절연층의 형성을 위한 처리동안 변화됨에도 불구하고, 제4절연층의 깊게 에칭된 부분이 MISFET의 게이트 절연층이 형성될 때 새로운 절연층으로 다시 채워지기 때문에 MISFET와 소자분리절연층 사이의 형상은 안정성 있게 형성될 수 있게 된다.
기생트랜지스터의 효과가 작기 때문에 드레숄드 및 서브드레숄드 스윙 계수효과는 게이트폭이 다른 트랜지스터 사이에서도 일정하게 실현될 수 있게 된다. 더욱이, 게이트 리소그래피시 절연층 에칭에 의해 발생된 단차 크기가 작기 때문에, 반도체기판 표면과 트렌치 사이의 단차도 또한 감소되고, 중심의 깊이가 얕음에도 불구하고, 양호하고 일정한 게이트형상이 형성될 수 있다. 더욱이, 게이트 전극 베이스가 일정한 높이로 형성되므로, 연속해서 형성된 게이트전극의 잔존물이 남겨지기 어렵게 되고, 따라서 잔존물에 기인하는 게이트전극 사이의 전기적 연결에 의해 야기된 단락회로를 방지하게 된다. 이는 일정한 높이를 갖춘 게이트전극을 형성하기 위한 커버리지가 나쁜 게이트전극재료의 이용을 허용한다. 이러한 이유로 인해 일정한 평면 저항을 갖춘 게이트가 형성될 수 있게 된다.
본 발명에 따른 제조방법의 이용은 게이트 절연층과 트렌치의 형상의 형성을 위한 전처리에 의해 에칭의 양에 관계없이 게이트 절연층을 형성하는 단계에서 절연층이 반도체기판과 제1절연층 사이에 형성되는 것을 허용하므로, MISFET의 수행에 있어서 엣지 기생트랜지스터의 효과를 방지하게 된다.
[제1실시예]
제 2a 도 및 제 2b 도는 본 발명의 제1실시예에 따른 반도체장치의 구조를 나타낸 것이다. 특히 제 2a 도는 반도체장치의 평면도이고, 제 2b 도는 제 2a 도의 2B-2B선에 따른 단면도이다. 2개의 MISFET가 도면에 도시되어 있지만, 이는 단지 예일 뿐이다. 본 발명의 반도체장치에 있어서 1개 이상의 FET가 형성되고, 다음과 같은 실시예를 포함한다.
트렌치가 반도체기판(101)의 소자분리영역에 형성된다. 이러한 트렌치는 소자분리절연층(103; 제3절연층)과 버퍼절연층(104; 제4절연층) 및 그 사이에 삽입된 에칭방지 절연층(102; 제1절연층)으로 매립된다. 게이트 절연층(112; 제2절연층)이 트렌치로 에워싸인 소자영역의 표면상에 형성된다. 더욱이, 게이트전극(108)이 게이트 절연층(112)과 트렌치내의 각 절연층 전면에 형성된다. 소스/드레인영역(109)이 MISFET를 형성하기 위해 게이트전극(108)의 반대측상에 형성된다.
제 2 도에 있어서, 트렌치에 노출된 반도체기판(101)의 소자영역의 엣지는 절연층(104 또는 102)으로 덮여져 게이트전극(108)은 그 사이에 삽입된 게이트 절연층)112) 만을 갖춘 트렌치의 측벽상에 위치하지 않게 된다.
다음에, 제 2a 도 및 제 2b 도에 도시된 반도체장치의 제조단계를 제 3a 도 내지 제 3f 도를 참조하여 설명한다. 제 3a 도 내지 제 3f 도는 제 2b 도에 대응하는 단면도이다.
먼저, 제 3a 도에 나타낸 바와 같이 소자분리 절연층과 함께 형성되어지도록 예컨대 1017cm-3의 보론 농도의 p형 실리콘기판(101)의 영역에 포토리소그래괴 및 에칭기술에 의해 트렌치가 형성된다. 예컨대, 트렌치의 깊이는 0.1 내지 1.0 마이크로미터의 범위내이다. 트렌치의 형성 후, 보론이 펀치드로우(punch through)를 방지하기 위해 1012내지 1014cm-2의 도우즈(dose)로 트렌치의 바닥에 이온주입된다.
다음에, 제 3b 도에 나타낸 바와 같이 반도체기판(101)의 표면이 두께 5nm의 버퍼절연층(104)을 형성하도록 산화되고, 다음에 에칭스톱퍼로서 기능하는 절연층(102)으로서 실리콘 질화물층이 버퍼절연층상에 퇴적된다. 절연층(102)의 두께는 10 내지 200nm의 범위내이다. 한편, 에칭스톱퍼(102)가 실리콘 산화층에 의해 형성된다. 더욱이, 도 3c에 나타낸 바와 같이 소자분리 절연층(103)이 실리콘 질화물층상에 퇴적되어 그 표면이 평탄하게 된다. 절연층(103)으로서는 두께 0.3 내지 1 마이크로미터의 PSG 층으로 만들어지는 것이 이용된다. 용융하기에 충분히 높은 700 내지 1000℃의 온도에서 어닐링이 절연층(103)상에서 수행되어 그 두께가 일정하게 된다.
다음에, 제 3d 도에 나타낸 바와 같이 절연층(103)이 전체 표면으로부터 에칭되어 반도체기판(101)의 표면이 노출된다. 만약, 이 때 절연층(103)의 에칭율이 절연층(104 또는 102) 보다 낮아지도록 에칭조건이 설정되고, 에칭 후 전체 표면을 평탄하게 하기 위해 연마가 수행되면, 반도체기판(101)에 절연층(103)을 매립하는 것이 비교적 용이하게 된다. 물론, 반응성 이온에칭이 전체 표면 에칭을 위해 이용된다. 이 경우, 전체 표면 에칭이 수행되어 절연층(102)이 반도체기판의 표면상에 남겨지게 된 후, 선택적 에칭이 절연층(102)을 제거하도록 수행된다.
다음에, 반도체기판(101)이 게이트 절연층(112)의 형성에 앞서 크리닝 공정이 수행된다. 이 단계에서 제 3e 도에 도시한 바와 같이 절연층(104)이 에칭되어 그 상부 표면이 기판의 상부 표면 아래에 유지된다. 그러나, 절연층(102)에 대해서는 크리닝 공정에 의해 에칭되기 어려운 재료로 만들어지는 것이 이용된다. 즉, 절연층(102)의 상부는 반도체기판의 표면 보다 같거나 더 높게 유지된다.
다음에, 게이트 절연층(112)의 형성을 위한 전처리 에칭이 수행된다. 이때, 게이트 절연층이 제 3f 도에 도시된 바와 같이 형성된다. 게이트 절연층이 5 내지 50nm의 두께로 기판 표면의 산화에 의해 형성된다. 이 때, 크리닝 단계에서 절연층(104)을 에칭함으로써 이루어진 절연층(102)과 반도체기판(101) 사이의 갭은 게이트 절연층(112)의 두께 아래의 절연층(102)과 반도체기판(101) 사이의 공간(즉, 갭의 폭)을 유지함으로써 게이트 절연층(112)으로 다시 채워질 수 있게 된다.
도시되지 않았지만, 다음의 단계에서 게이트전극(108)으로서 기능하는 폴리 실리콘의 층이 전체 표면에 퇴적되고, 이 때 그 저항을 낮추도록, 예컨대 POCl3의 확산이 수행된다. 이 때, 폴리실리콘층이 게이트전극(108)을 형성하기 위해 리소그래피 및 에칭기술에 의해 패터닝된다. 이 후, 게이트전극의 측벽이 예컨대 산소분위기내에서 5 내지 50nm의 두께로 산화된다.
이 후, n형 소스 및 드레인영역(109)을 형성하도록 인이나 비소가 1013내지 1016cm-2의 도우즈로 반도체기판에 이온주입됨으로써 제 2b 도에 도시된 구조를 얻게 된다.
따라서, 상기 반도체장치는 이하와 같은 4가지 특징을 제공한다.
(1) 에칭스톱퍼층으로서 기능하는 절연층(102)이 전체 표면에 형성되고, 이때 소자분리 절연층이 트렌치를 매립하도록 형성된다. 이 후, 전체 표면 에칭이 기판(101)의 표면을 노출시키기 위해 수행되어 트렌치에만 에칭스톱퍼가 남게 된다. 따라서, 에칭스톱퍼층(102)을 패터닝할 필요가 없게 되고, 이는 제조단계를 용이하게 함과 더불어 부정합의 문제를 없게 한다.
(2) 산소, 수소 또는 수증기 등과 같은 산화환원제에 대해 저지능력이 있는 층이 에칭스톱퍼층(102)으로 이용되고 트렌치의 내부를 덮도록 형성됨으로써, 에칭 스톱퍼층(102)의 형성 후 산화환원제에 기인한 반도체기판(101)의 형상의 변화를 회피할 수 있게 된다.
(3) 반도체기판(101)이 지지기판으로서 기능한다. 따라서, 절연층상에 형성된 반도체영역내에 홀 축적에 기인한 임계치 시프트나 임계치 악화라는 기판부유 효과가 발생하지 않아 기판 바이어스 인가를 허용한다.
(4) 버퍼절연층(104)이 게이트 절연층(112) 보다 더 얇게 만들어지기 때문에, 버퍼절연층이 에치백됨에도 불구하고, 이는 게이트 절연층이 형성될 당시에 만들어져 기판의 엣지 부분이 노출로부터 방지된다. 부가적으로, 트렌치의 상부에서 에칭스톱퍼층(102)을 포함하는 절연층의 두께는 게이트 절연층(112)보다 더 커지게 되고, 더욱이 기판의 엣지 부분에서의 전계의 집중을 완화할 수 있게 된다. 이하, 이러한 이점을 보다 상세히 설명한다.
여기서, 버퍼절연층(104')이 제 4a 도에 도시된 두께로 형성된 것으로 가정한다. 게이트 절연층(112)이 기판(101)상에 형성될 때, c로 도시된 원으로 나타낸 바와 같이 트렌치와 기판 사이의 경계의 이웃에 게이트 절연층으로 덮여지지 않은 절연층(104')의 표면의 부분이 생성된다. 따라서, 게이트전극(108)이 형성될 때, 기판의 엣지 부분이 그 사이에 삽입된 오직 게이트 절연층(112)과 함께 게이트전극(108)에 대향하게 된다. 따라서, 트렌치가 동작할 때 강한 전계가 그 부분에서 발생된다.
한편, 본 발명에 있어서, 버퍼절연층(104)의 두께가 게이트 절연층(112) 보다 작게 만들어지므로, 기판의 엣지 부분이 둥글게 됨과 더불어 기판과 트렌치 사이의 갭이 넓어지게 됨에도 불구하고, 절연층(112)이 형성될 때 갭이 산화물로 채워지게 된다. 따라서, 제 4b 도에서 d로 나타낸 원으로 도시된 바와 같이 게이트 전극(108)이 버퍼절연층(104)과 직접 접촉되는 것으로부터 방지될 수 있게 된다. 이러한 이유로 인해 기판의 엣지 부분에서의 전계의 집중이 완화되게 된다.
[제2실시예]
제 5 도는 본 발명의 제2실시예에 따른 반도체장치의 단면도이다. 이 도면에 있어서, 제 2a 도 및 제 2b 도에 대응하는 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다. 이하, 기술되는 다른 실시예에 동일하게 적용한다.
제2실시예는 제1실시예와 기본적으로는 다르지 않지만, 에칭스톱퍼층(102)의 형상 및 형성방법이 다르다. 본 실시예에 있어서, 제 5 도에 도시한 바와 같이 에칭 스톱퍼층(102)이 트렌치의 바닥에 형성되지 않고, 트렌치의 측벽상에만 남겨지게 된다. 이러한 구조는 기판 표면에 대해 수직방향으로 RIE에 의해 에칭스톱퍼층(102)을 에칭함으로써 달성될 수 있다.
이후, 소자분리절연층(103)이 퇴적된 후 절연층의 전체 표면 에칭 및 게이트 절연층(112)의 형성을 위한 전처리 에칭이 연속적으로 수행된다. 계속해서, 게이트 절연 층(112 )이 형성된 후 게이트전극(108)이 형성된다. 게이트전극을 형성한 후의 단계는 제1실시예와 동일하므로, 그에 대한 설명은 생략한다.
에칭스톱퍼층(102)이 트렌치의 측벽에만 형성되는 제2실시예의 구조임에도 불구하고, 제1실시예와 관련하여 설명한 특징 (1),(3),(4)는 유지된다. 더욱이, 제2실시예에 있어서 기판(101)에 인가된 스트레스는 층(102)이 웰(well)로서의 트렌치의 바닥에 형성된 제1실시예 보다 더 작게 만들어진다. 더욱이, 에칭스톱퍼층(102)과 반도체기판(101) 사이 또는 에칭스톱퍼층과 절연층(103)사이의 열확산계수의 차이에 기인한 열왜곡이 감소될 수 있게 된다.
[제3실시예]
제 6 도는 본 발명의 제3실시예에 따른 반도체장치의 단면도이다.
제3실시예는 기본적으로 제2실시예와 동일하지만, 에칭스톱퍼층(102)의 형상과 그 형성방법에 있어서 제2실시예와 다르다. 본 실시예에 있어서, 예컨대 다결정 실리콘으로 만들어진 에칭스톱퍼층(102')이 형성됨과 더불어 게이트전극이 형성될 때 산화 및 질화가 수행되어 절연층(114)이 형성된다. 절연층(103)이 그 사이에 삽입된 층(102') 및 절연층(104)과 함께 반도체기판(101)에 매립된다. 소자분리절연층으로서 기능하는 절연층(114)이 층(102') 상부에 형성된다.
제 6 도에 있어서, 트렌치에 노출된 기판의 엣지가 절연층(114 또는 104)에 의해 보호되어 오직 그 사이에 삽입된 게이트 절연층(112)과 함께 트렌치의 측벽에 대해 위치하는 것으로부터 게이트전극(108)이 방지된다.
본 실시예에 있어서, 트렌치가 형성된 반도체기판(101)의 표면이 예컨대 10nm의 두께의 절연층(104)을 형성하도록 산화되고, 이 때 예컨대 다결정으로 이루어진 에칭스톱퍼층(102')이 10 내지 200nm의 두께로 기판의 표면상에 퇴적된다. 이 때, 층(102')이 RIE에 의해 수직 에칭되어 층(102')이 트렌치의 측벽상에만 남게 된다. 다음에, 절연층(103)이 전체 표면에 퇴적된다. 절연층(103)으로서 예컨대 0.3 내지 1마이크로미터의 두께의 PSG층이 이용된다. N2어닐링이 층(103)을 용융하기에 충분히 높은 700 내지 1000℃의 온도에서 일정한 두께를 만들도록 부가된다.
다음에, 제 7a 도에 나타낸 바와 같이 절연층(103)이 절연층(104)이나 반도체기판(101)을 노출하도록 기판의 전체 표면으로부터 에칭된다. 이 경우, 절연층(104)이나 반도체기판(101)의 에칭율이 절연층(103)과 비교하여 낮아지도록 에칭조건이 설정되고, 그 결과 전체 표면이 연마에 의해 평탄화 되면, 절연층(103)이 비교적 용이하게 반도체기판(101)에 매립될 수 있게 된다. 물론, RIE 방법이 절연층(103)을 에칭하는데 대신 이용되도 된다.
다음에, 반도체기판(101)이 게이트 절연층(112)의 형성 이전에 크리닝된다. 이 때, 절연층(104)이 크리닝에 의해 에칭되어 제 7b 도에 나타낸 바와 같이 기판의 표면 아래에 유지된다. 그러나, 층(102')이 크리닝에 의해 에칭되기 어려운 재료로 형성되어 상부는 기판 표면의 아래에 유지되지 않게 된다.
다음에, 제 7c 도에 나타낸 바와 같이 게이트 절연층(112)이 형성된다. 예컨대, 게이트 절연층이 산화물층이나 질화물층으로 이루어지고, 그 두께가 5 내지 50nm의 범위 이내이다. 게이트 절연층(112)의 형성시 층(102')의 상부가 또한 절연층(114)에서 산화 또는 질화된다. 에칭스톱퍼층(102')과 반도체기판(101) 사이의 공간을 게이트 절연층의 두께의 합 이하로 유지하고, 절연층(114)으로의 변환에 기인한 층(102') 두께의 증가에 의해, 크리닝에 의한 에칭에 기인하는 절연층(104)의 상부의 손실이 게이트 절연층(112)과 절연층(114)에 의해 보상될 수 있게 된다.
그 후, 계속되는 단계는 게이트전극(108)의 형성이 수행되는 것을 포함한다. 이러한 단계는 제1실시예의 대응하는 단계와 동일하다.
다음의 5가지 특징이 본 실시예에 의해 제공된다.
(1) 에칭스톱퍼층(102)이 반도체영역 이외의 트렌치에만 형성된다. 따라서, 에칭스톱퍼층을 패터닝할 필요가 없게 되어 제조단계를 용이하게 함과 더불어 원리적으로 부정합의 문제가 없게 된다.
(2) 반도체기판(101)이 지지기판으로서 기능하게 된다. 따라서, 절연층상에 형성된 반도체영역내에 홀 축적에 기인한 임계치의 악화나 시프트라는 기판부유 효과가 발생하지 않아 기판 바이어스 인가를 허용한다.
(3) 층(102')을 산화나 질화함으로써 절연층(114)이 형성된다. 층(102')과 기판(101) 사이의 공간이 게이트 절연층(112)의 두께의 합과 동일하게 설정되고, 산화나 질화에 기인하는 층(102') 두께의 증가에도 불구하고, 층(104)의 상부 부분의 손실이 발생된다. 이것은 층이 더 두껍게 만들어질 수 있다는 것을 의미한다. 따라서, 층(104) 보다 더 큰 누설전류나 더 작은 브레이크다운 전압을 갖는 층을 만들어 이용함에도 불구하고, 유전특성은 층(104)을 더 두껍게 만드는 것에 의해 유지될 수 있게 된다. 더욱이, 층(103 또는 102)이 차지(charge)됨에도 불구하고, 반도체기판상의 효과는 층(104)을 더 두껍게 만드는 것에 의해 감소시킬 수 있게 된다.
(4) 층(102')은 반도체기판의 트렌치의 측벽상에만 형성된다. 따라서, 제2 실시예와 관련하여 설명한 기판에 인가된 스트레스와 열확산계수의 차이에 기인하는 열왜곡도 제1실시예와 비교하여 감소될 수 있게 된다.
(5) 트렌치의 상부에서의 절연층의 두께가 게이트 절연층(112)의 두께 보다 더 큰 제1실시예의 특징도 또한 유지되게 된다.
[제4실시예]
제 8 도는 본 발명의 제4실시예에 따른 반도체장치의 단면도이다.
제1실시예와 달리 제4실시예에 있어서, 반도체영역(101)이 지지기판으로부터 분리된다.
트랜지스터가 p형 반도체영역(101)에 형성됨과 더불어 게이트전극(108)이 그 사이에 삽입된 게이트 절연층(112)과 함께 반도체영역(101)에 형성된다. 제1실시예에서와 같이 n형 영역(109)이 평면 MOS트랜지스터의 소스 및 드레인으로서 기능하도록 게이트전극의 반대측상에 형성된다(제 2a 도 참조).
반도체영역(101)이 그 사이에 삽입된 절연층(104 및 102)과 함께 절연층(103: 베이스층)에 매립된다. 절연층(103)은 소자분리절연층으로서 기능한다. 반도체영역(101)이 그 사이에 삽입된 절연층(103)과 함께 지지기판(111)에 형성된다. 이 경우, 제 7 도에서의 반도체영역(101)의 엣지가 절연층(104 및 102)에 의해 보호되어, 게이트전극이 오직 그 사이에 삽입된 게이트 절연층(112)과 함께 반도체영역의 측벽에 대해 위치하는 것으로부터 방지된다.
본 실시예의 구조의 형성은 제1실시예와 동일한 단계로 개시된다. 즉, 제 3a 도 내지 제 3c 도와 관련하여 설명한 바와 같이, 트렌치와 함께 형성된 반도체기판(101)의 표면은 두께 5nm의 절연층(104)을 형성하기 위해 먼저 산화되고, 이 때 에칭스톱퍼로서 기능하는 절연층(102), 예컨대 실리콘 질화물층이 10 내지 200nm의 두께로 퇴적됨과 더불어 절연층(103)이 전체 표면에 퇴적된다.
결과적인 구조가 제 9a 도에 도시된 바와 같이 아래에 절연층(103)을 구비한 기판(111)상에 고착된다. 절연층(103)으로서, 예컨대 1 내지 2마이크로미터의 두께의 PSG층을 만들어 이용한다. 절연층(103)의 퇴적 후, 구조가 N2분위기나 수증기 분위기에서 어닐링되어 절연층의 표면을 평탄하게 한다. 고착 후, 구조가 N2분위기나 수증기 분위기에서 어닐링되어 접착성을 증가시키게 된다.
다음에, 제 9b 도에 도시된 바와 같이 반도체영역(101)이 절연층(104 또는 102)을 노출하도록 그 표면으로부터 에칭된다. 이 경우, 에칭조건이 설정되어 절연층(104 또는 102)의 에칭율이 반도체기판(101) 보다 낮아지게 되고, 전체 표면이 에칭 후 연마에 의해 평탄하게 됨으로써, 절연층(103)에 반도체영역(101)이 매립되어지는 것을 허용하게 된다. 물론, 이 경우 이온에칭이 연마 대신 이용되어도 된다.
다음에, 반도체영역(101)이 게이트 절연층(112)의 형성 이전에 크리닝된다. 이 때, 절연층(104)이 에칭되어 제 9b 도에 나타낸 바와 같이 반도체영역(101)의 표면 아래에 유지된다. 그러나, 절연층(102)은 크리닝에 의해 에칭되기 어려운 재료로 만들어져 반도체영역의 표면 아래에 유지되지 않게 된다.
게이트 절연층(112; SiO2)이 제 9c 도에 나타낸 바와 같이 산화에 의해 반도체 영역(101)의 표면에 형성된다. 층의 두께는 5 내지 50nm의 범위 이내이다. 이경우, 연마시 에칭에 의해 야기된 절연층(104)의 상부의 손실은 게이트 절연층의 두께 아래에 제2절연층(102)과 반도체영역(101) 사이의 공간을 유지함으로써 보상되게 된다.
그 후, 다결정이 구조의 전체 표면에 퇴적된다. 예컨대 POCl3의 불순물이 그 저항을 낮추도록 다결정층에 주입된다. 게이트전극(108)을 형성하도록 다결정층이 리소그래피와 에칭기술에 의해 패터닝된다. 그 후, 게이트전극의 측벽이 5내지 50nm의 두께의 산화층을 형성하도록 산소분위기에서 산화된다.
더욱이, n형 소스 및 드레인영역(1O9)을 형성하도록 인이나 비소가 1013내지 1016cm-2의 도우즈로 이온주입됨으로써 제 8 도에 도시된 구조가 얻어진다.
본 실시예는 제 10a 도에 도시한 바와 같이 트렌치가 수직이 아니라 테이퍼지게 형성되도록 변형될 수 있다. 물론, 트렌치는 역테이퍼로 형성되어도 된다. 다른 변형과 같이 절연층(102)은 절연층(104)을 형성하지 않고서 반도체영역(101)에 직접 형성되어도 된다.
제 10c 도에 나타낸 바와 같이 반도체영역(101)의 표면은 절연층(102) 아래에 위치한다. 이 경우, 반도체영역의 엣지가 게이트전극(108)으로 에워싸이지 않기 때문에 엣지 기생트랜지스터의 효과가 감소될 수 있게 된다. 이러한 구조는 절연층(104 또는 102)을 노출하도록 전체 표면으로부터 에칭된 후 반도체영역을 다시 에칭함으로써 얻을 수 있다.
본 실시예는 다음과 같은 4가지의 특징을 갖는다.
(1) 에칭스톱퍼층(102)의 형성 후, 기판이 트랜지스터를 형성하기 위해 반전된다. 따라서, 에칭스톱퍼층이 트렌치의 내부를 포함하는 절연층(103)의 표면상에 형성된다. 이는 층(102)을 패터닝할 필요를 없게 하여 제조단계를 용이하게함과 더불어 부정합의 문제를 없게 한다.
(2) 양호한 도금특성(커버리지)이 소자분리절연층(103)을 위해 이용되는 퇴적층을 이용함으로써 층(103)이 양호한 일정성을 갖고서 절연층(102)에 형성될 수 있게 된다. 따라서, 층(103)이 상부 표면으로부터 매립되어 형성될 때 문제로 되는 경계부분의 흔적이 소자분리절연층(103)과 절연층(102) 사이의 인터페이스의 근처에 발생하지 않게 된다. 따라서, 소자분리절연층(103)의 양호한 형상이 게이트 절연층의 형성 후 에칭 및 가열단계에서도 유지될 수 있게 된다.
(3) 산소, 수소 또는 수증기와 같은 산화환원제에 대한 저지능력을 갖춘 재료가 에칭스톱퍼층(102)으로 이용되어 반도체영역(101)의 전체 측면과 절연층(103)의 전체 측면에 형성된다. 따라서, 게이트 절연층의 형성 후 산화환원제에 기인한 반도체영역(101)과 소자분리절연층(103)의 형상의 변화를 방지할 수 있게 된다.
(4) 이전의 실시예와 마찬가지로 절연층(102)에 반도체영역(101)이 완전히 매립되어 반도체영역의 엣지에서의 전계집중의 완화를 돕게 된다.
[제5실시예]
제 11 도는 본 발명의 제5실시예에 따른 반도체장치의 단면도이다.
본 실시예는 기본적으로는 제4실시예와 동일하지만, 에칭스톱퍼층(102)의 형상 및 형성방법에 있어 제4실시예와 다르다. 본 실시예에 있어서, 제 12a 도에 도시된 바와 같이 에칭스톱퍼층(102)이 반도체영역(101)의 트렌치의 측벽상에만 남겨진다. 이는 먼저 전체 표면에 에칭스톱퍼층을 형성하고, RIE에 의해 표면에 대해 수직으로 층을 에칭함으로써 달성된다. 더욱이, 절연층(103; 베이스층)이 퇴적됨과 더불어 결과적인 구조가 제 12b 도에 나타낸 바와 같이 아래에 절연층(103)을 구비한 지지기판(111)상에 고착된다. 더욱이, 반도체기판(101)의 에칭과 게이트 절연층(112)의 형성을 위한 전처리 에칭이 연속적으로 수행된다. 이러한 단계는 제4실시예에 대응하는 단계와 동일하다.
본 실시예에 있어서, 에칭스톱퍼층(102)이 반도체영역(101)의 측벽상에만 남겨지게 됨에 따라 제4실시예 보다 스트레스를 낮게 할 수 있게 된다. 또한, 에칭 스톱퍼층과 반도체영역 사이, 또는 에칭스톱퍼층과 절연층(103) 사이의 열확산계수의 차이에 기인한 열왜곡도 감소될 수 있게 된다. 물론, 제4실시예의 특징(1),(2),(4)는 유지된다.
제5실시예의 변형으로서 제 13 도에 도시된 바와 같이 에칭스톱퍼층(102)이 측벽상 뿐만 아니라 반도체영역(101) 사이의 소자분리영역상에도 남겨지게 된다. 제 13 도의 구조는 제 13b 도에 도시된 바와 같이 먼저 전체 표면에 절연층(102)을 퇴적함으로써 얻어지고, 다음에 전체 표면에 절연층(103')을 퇴적하며, 마지막으로 절연층(103' 및 102)을 에칭이나 연마함으로써 반도체영역(101) 상에 남겨지지 않게된다. 그 후, 절연층(103)이 퇴적된다. 계속되는 단계는 제4실시예의 대응하는 단계와 동일하다.
제 13 도의 구조와 관련하여 제4실시예의 특징 (1),(2),(4)가 유지된다. 따라서, 구성된 이러한 구조에 있어서 절연층(102)이 반도체영역(101) 아래에 형성되지 않으므로 열확산계수의 차이에 기인한 층 스트레스 및 열왜곡이 제4실시예와 비교하여 낮아질 수 있게 된다.
[제6실시예]
제 14 도는 본 발명의 제6실시예에 따른 반도체장치의 단면도이다.
본 실시예는 기본적으로 제3실시예로부터 변화되지 않고 있지만, 반도체영역(101)이 절연층(103 또는 103'; 베이스층)에 매립되는 것과 형성방법에 있어서 제3실시예와 다르다. 제 14 도에서 잘 알 수 있는 바와 같이 본 실시예에 있어서 반도체영역의 엣지가 절연층(104,104')에 의해 보호되어 그 사이에 삽입된 게이트 절연층(112)을 구비한 반도체영역의 측벽에 위치하는 것으로부터 게이트전극(108)을 방지할 수 있다.
본 실시예에 있어서, 제 3a 도에 도시된 바와 같이 트렌치가 형성된 반도체기판(101)의 표면이 5nm의 두께로 절연층(104)을 형성하도록 산화되고, 에칭스톱퍼층(102)으로서 다결정 실리콘층이 0.1마이크로미터의 두께로 퇴적된다. 다음에, 절연층(103')이 전체 표면에 퇴적된다. 절연층(103')으로서 0.3 내지 1마이크로미터의 두께의 PSG층으로 이루어진 것이 이용된다. 절연층(103')은 700 내지 1000℃로 어닐링이 수행되어 두께를 일정하게 만든다.
절연층(102,103')은 반도체영역(101)의 표면이 노출될때까지 에칭된다. 이러한 에칭동작에 의해 절연층(102)이 각 소자분리절연층에 남겨진다. 이 경우, 절연층(103' 또는 102')의 에칭율이 반도체기판(101)보다 더 높아지도록 에칭조건이 설정되어 반도체영역이 비교적 용이하게 절연층(103)에 매립되도록 한다. 이때, 절연층(104)이 에칭된다.
절연층(103)이 전체 표면에 퇴적된 후, 결과적인 구조가 기판의 반대쪽에 절연층(103)을 구비한 지지기판(111)상에 고착된다. 절연층(103)으로서 0.3 내지 1마이크로미터의 PSG층으로 만들어진 것이 이용된다. 고착된 후, 구조가 N2분위기에서 어닐링되어 고착강도를 증가시키게 된다.
다음에, 반도체기판(101)이 절연층(104 또는 102)을 노출시키도록 그 표면(지지기판(111)과 반대의 측)으로부터 전체 표면을 에칭하게 된다. 이 경우, 절연층(104 또는 102)의 에칭율이 반도체기판(101) 보다 더 낮아지도록 에칭조건이 설정되고, 전체 표면이 에칭 후 연마에 의해 평탄하게 됨으로써 반도체영역(103)이 절연층(103)에 매립되어지도록 허용한다. 물론, 전체 표면 에칭에 대해 이온 에칭이 연마 대신 이용되어도 된다.
다음에, 반도체영역(101)이 게이트 절연층(112)의 형성 이전에 크리닝된다. 이 때, 절연층(104)이 에칭되어 제 15a 도에 도시된 바와 같이 반도체영역(101)의 표면 아래에 유지된다. 그러나, 절연층(102)이 크리닝에 의해 에칭되기 어려운 재료로 만들어지므로 반도체영역의 표면 아래에 유지되지 않게 된다.
제 15b 도에 도시된 바와 같이 게이트 절연층(112; SiO2)이 반도체영역의 표면상에 형성된다. 층의 두께는 5 내지 50nm에서 선택되게 된다. 산화나 질화에 의해 에칭스톱퍼(102)의 상부가 절연층(114)으로 변환된다. 이 경우, 연마시 에칭에 의해 야기된 절연층(104)의 상부의 손실이 게이트 절연층(112)의 두께와 절연층으로의 변환에 기인한 에칭스톱퍼(102)의 두께에서의 증가의 합 이하로 에칭스톱퍼층(102)과 반도체영역(101) 사이의 공간을 유지함으로써 보상될 수 있게 된다.
이 후, 게이트전극(108)의 형성에 이어지는 단계가 수행된다. 이러한 단계는 제1실시예에서의 각각의 대응하는 단계와 동일하다.
본 실시예는 제3실시예의 특징 (1),(3)에 부가하여 다음과 같은 이점을 갖는다. 즉, 소자분리절연층(103')을 위해 양호한 도금특성(커버리지)을 갖는 퇴적층을 이용함으로써 제 14 도에 도시된 바와 같이 층(103)이 양호한 균일성을 갖는 절연층(103')에 형성될 수 있게 된다. 따라서, 층(103)이 상부 표면으로부터 매립되어 형성될 때 문제가 되는 경계부분의 흔적이 소자분리절연층(103')과 절연층(102)사이의 인터페이스의 부근에서 발생되지 않게 된다. 따라서, 소자분리절연층(103)의 양호한 형상이 게이트 절연층의 형성에 이어지는 에칭이나 가열 단계 후에도 유지될 수 있게 된다.
제 16a 도 및 제 16b 도는 제6실시예의 변형을 나타낸 것이다. 제 15a 도에서 절연층(103)의 퇴적 이전에 에칭스톱퍼층(102)을 에칭함에 있어서, 에칭 후 남겨지는 층(102)의 두께(제 16a 도에서 z로 나타냄)는 절연층으로 변환되어지는 층(102)을 허용하는 두께, 즉 층(102)이 산화되어질 수 있는 깊이와 동일하거나 적어지게 된다.
이 경우, 제 16b 도에 나타낸 바와 같이 층(102)은 게이트 절연층(112)이 형성될 때 모두 절연층(114)으로 변환된다. 따라서, 만약 절연층(114)이 층(102) 보다 전기적 도전성이 낮으면, 소자분리특성이 더욱 개선되게 된다.
[제7실시예]
제 17 도은 본 발명의 제7실시예에 따른 반도체장치의 단면도이다.
본 실시예는 기본적으로 제3실시예와 동일하지만, 반도체영역(101)이 절연층(103; 베이스층)에 매립되는 것이 제3실시예와 다르다.
본 실시예에 있어서, 제 17 도에 도시된 바와 같이 층(102)이 반도체영역(101)의 측벽상에만 형성되고, 절연층(114)이 소자분리절연층(103)에는 형성되지 않게 된다. 즉, 층(102)이 퇴적된 후, RIE에 의해 표면에 대해 수직으로 에칭됨으로써 에칭스톱퍼층이 트렌치의 측벽상에만 남겨지게 된다. 다음에, 절연층(103)이 전체 표면에 퇴적된다. 절연층(103)으로서 0.3 내지 1 마이크로미터 두께의 PSG층이 이용된다. 그 후, 층(103)의 두께를 일정하게 만들기 위해 구조가 700 내지 1000℃에서 어닐링이 수행된다. 결과적인 구조가 기판의 반대측에 절연층(103)을 구비한 지지기판(111)상에 고착된다. 연속되는 단계는 제6실시예와 관련하여 설명한 각각의 대응하는 단계와 동일하다.
본 실시예는 제3실시예의 특징 (1),(3)에 부가하여 다음과 같은 특징을 갖는다.
(1) 에칭스톱퍼층(102)이 반도체영역(101)의 측벽상에만 남겨지기 때문에 층(102 )이 전체 표면에 형성되는 제1 및 제4실시예와 비교하여 스트레스가 감소될 수 있게된다. 또한, 에칭스톱퍼층과 반도체영역 사이 또는 에칭스톱퍼층과 절연층(103) 사이의 열확산계수의 차이에 기인한 열왜곡도 감소될 수 있게 된다.
(2) 소자분리절연층(103)을 위한 양호한 커버리지를 갖는 퇴적된 층을 이용함으로써 층(103)이 상부 표면으로부터 매립되어 형성될 때 문제로 되는 경계부분에서의 흔적이 소자분리절연층(103)과 게이트전극(108)간 인터페이스의 부근에서 발생되지 않게 된다. 따라서, 소자분리절연층(103)의 양호한 형상이 게이트 절연층의 형성에 따르는 에칭 및 가열단계 후에도 유지될 수 있게 된다.
본 발명은 상기한 실시예에 한정되는 것은 아니다. 실시예에 있어서 소자분리 트렌치가 에칭에 의해 반도체기판(101)에 형성된다. 한편, 트렌치는 LOCOS에 의해 소자분리영역을 선택적으로 산화하고, LOCOS 마스크를 벗겨내며, 암모늄 플루오라이드와 같은 에천트에 의해 LOCOS 산화층을 선택적으로 에칭함으로써 형성된다. 물론, 에칭 및 LOCOS방법은 트렌치를 형성하기 위해 결합하여도 된다.
상기한 실시예는 절연층(104)을 생성하기 위한 방법으로서의 열산화와, 절연층(103,103')을 형성하는 방법으로서의 PSG퇴적을 나타내고 있다. 한편, 산소나 질소가 산소나 질소층을 형성하도록 30KeV 정도의 낮은 가속에너지로 주입되거나, 절연층이 퇴적에 의해 형성된다. 이러한 방법은 결합되어도 된다. 절연층(104)이 5nm의 두께를 갖는 것으로 설명되었음에도 불구하고, 두께에 있어서 오직 게이트 절연층(112)과 동일하거나 그 이하로 되는 것이 요구된다. 절연층(104)의 두께는, 예컨대 5 내지 50nm의 범위내로 설정될 수 있다.
절연층을 형성하기 위해, 실리콘을 실리콘 산화물이나 실리콘 질화물로 변환시키는 상기한 방법과 다른 방법이 이용되어도 된다. 예컨대, 실리콘 퇴적층에 산소나 질소의 이온 주입이나 실리콘 퇴적층의 산화가 이용될 수 있다. 실리콘 산화층으로서 PSG나 BPSG등과 같은 실리게이트 유리, 또는 TEOS나 고밀도 플라즈마 산화층과 같은 퇴적 산화층이 이용될 수 있다. 물론, 이러한 절연층에 대해 실리콘 질화층, 바륨 티타나이트, 티타나이트 등과 같은 강유전체층, 바륨 티타나이트, 탄탈륨 산화물등과 같은 상유전체층, 또는 GaAs 기판용의 단층이나 크리스탈이 혼합된 AlGaAs의 혼합층이 이용될 수 있다.
게이트 절연층(112)으로서 퇴적층이나 퇴적층과 산화물이나 질화물층의 혼합층이 이용될 수 있다. 퇴적층이 이용되면, 게이트 절연층의 형성에 앞서 에칭에 기인하는 층(104)의 손실이 제 18a 도에 도시된 바와 같이 퇴적층에 의해 보상된다. 양호한 커버리지 특성을 갖춘 퇴적층에 따르면, 층의 두께 보다 2배 더 작은 폭을 갖춘 트렌치가 완전하게 매립될 수 있다. 이러한 이유로 인해 반도체영역(101)과 층(102) 사이의 공간 y가 제 18b 도의 게이트 퇴적층(112)의 두께의 2배 이하로 유지되면, 반도체영역(101)의 엣지가 노출되지 않게 되어 본 발명의 구조가 형성된다.
상기 실시예에 있어서, 반도체영역(101)으로서 p형 단결정 실리콘 기판이 가정된다. 다결정 실리콘, 포러스 실리콘, 아몰퍼스 실리콘, SiGe 혼합 크리스탈, SiC 혼합 크리스탈, GaAs 또는 InP로 이루어진 것을 이용할 수 있다. 물론, n형 반도체가 이용될 수 있다. 이 경우, n형 MISFET가 아니고, p형 MISFET가 형성되게 된다.
n형 소스 및 드레인영역(109)이 인이나 비소의 이온주입에 의해 형성된다. 도펀트로서 안티모니(antimony)가 이용될 수 있다. 이온주입 대신, BPSG나 PSG를 이용하는 고형확산이나 기상확산이 이용되어도 된다. 보론이 n형 기판에 p형 영역을 형성하도록 이용된다. 반도체영역(101)으로서 GaAs가 이용될 때, 소스 및 드레인영역을 위한 도펀트로서 Ge, Si로 만들어진 것이 이용되고, 또 n형 영역용의 Sn 및 p형 영역용의 Zn이나 Be가 이용되고, 이는 고상확산이나 이온주입된다.
지지기판(111)으로서는 실리콘기판, GaAs기판, InP기판, 실리콘 산화물 기판, 알루미늄 산화물기판, 다이아몬드기판, SiC기판, 또는 이들을 조합한 기판이 이용되어도 된다.
제1, 제2, 제4, 제5실시예에 있어서, 퇴적실리콘 질화물층이 에칭스톱퍼층(102)으로서 이용된다. 실리콘 질화물층은 먼저 실리콘의 층을 퇴적하고, 다음에 층을 열질화 또는 질소이온주입을 수행하는 것에 의해 형성되어도 된다. 실리콘 질화물층 대신 단층이나 바륨 티타나이트, 티타나이트 등의 층과 같은 강유전체 재료의 혼합층, 또는 바륨 티타나이트, 탄탈륨 산화물등과 같은 상유전체 재료층으로 이루어진 것을 이용하여도 된다.
제3, 제6, 제7실시예에서의 에칭스톱퍼층(102')으로서는 다결정 실리콘층으로 이루어진 것을 이용할 수 있다. 그 대신, 단결정 실리콘, 포러스 실리콘, 아몰퍼스 실리콘, SiGe혼합 크리스탈, SiC혼합 크리스탈, W, Ta, Ti 또는 Al의 단층 또는 혼합층을 이용한다. W, Ta, Ti 및 Al층은 산화가 수행될 때 절연체로 변환된다.
게이트전극(108)으로서, POCl3-확산 다결정 실리콘이 이용된다. 한편, 비소주입 실리콘층이 이용되어도 된다. 또는 인이나 비소가 PSG나 AsSG를 이용하여 실리콘층에 고상확산되어도 된다. 또는 도우프된 실리콘층이 인, 비소 또는 보론으로 도우프되는 것이 이용되어도 된다. 다결정 실리콘 대신 단결정 실리콘, 포러스 실리콘, 아몰퍼스 실리콘, W, Ta, Ti, Hf, Co, Pt, Pd, Al, Cu등과 같은 금속이나 금속 실리사이드로 이루어진 것을 이용하여도 된다. 또는, 이러한 재료를 이용하는 다층 게이트구조를 이용하여도 된다.
더욱이, 본 발명은 반도체층이 절연기판상에 형성되는 기판(SOI기판; 실시예4 내지 7에 대응)의 소자분리의 메사형에 적용할 수 있다. 즉, 소자가 형성된 반도체층이 에칭에 의해 절연기판상에 섬형상으로 형성되고, SiN층과 같은 절연층이 각 섬형상 반도체층의 측벽을 따라 형성된다. 이 경우, 절연층과 섬형상 반도체층 사이의 공간이 그 층에 형성된 MISFET의 게이트 절연층의 두께 보다 더 작게 만들어 질 수 있어 상기한 실시예와 동일한 이점이 제공된다.
본 발명에 따르면, 반도체영역의 부근에서 트렌치 형태의 소자분리절연층을 위한 게이트 절연층 형성의 전처리에 의해 에칭되기 어려운 절연층을 대신함으로써, 전처리에 의해 야기되는 반도체영역의 엣지의 노출이 방지될 수 있게 되고, 따라서 엣지 기생트랜지스터의 효과를 감소시킬 수 있게 된다. 따라서, 본 발명에 따르면, 재현성과 그 제조방법이 개선된 반도체장치가 제공된다.
한편, 본 발명은 상기한 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있는 것은 물론이다.
상기한 바와같이 본 발명에 의하면, 트렌치분리에 있어서 반도체영역의 부근의 소자분리 절연층을 게이트절연층 형성 전처리에 의해 에칭하여 별도의 절연층으로 대체함으로써 게이트 절연층 형성 전처리에 수반하는 반도체영역의 엣지부분의 노출을 미리 방지할 수 있게 되어 기생 엣지 트랜지스터의 영향을 절감하고, 재현성의 향상을 도모할 수 있는 반도체장치 및 그 제조방법을 실현할 수 있게 된다.

Claims (13)

  1. 주표면을 갖춘 반도체기판과,
    상기 주표면에 규정됨과 더불어 상기 주표면에 형성된 2개의 트렌치 사이에 위치한 반도체영역,
    상기 트렌치의 각각의 측벽에 인접하여 그 측벽을 따라 형성된 제1절연층,
    상기 반도체영역의 상부 표면과 상기 반도체영역의 측벽의 상부 영역에 대응하는 상기 트렌치의 측벽의 상부 영역상에 형성되고 상기 트렌치의 측벽의 상부 영역에 형성되어 있는 상기 제1절연층과 접촉하는 제2절연층 및,
    상기 제1절연층과 상기 트렌치의 측벽과의 사이에 형성되고 상단부가 상기 제2절연층과 맞대어 결합되는 제4절연층을 구비하여 구성되고,
    상기 제1절연층의 상단부는 상기 제1절연층과 상기 트렌치의 측벽간에 상기 제2절연층을 샌드위치시키도록 상기 트렌치의 측벽의 상기 상부영역상에 형성되어 있는 상기 제2절연층과 접촉하여 그 제2절연층을 따라 형성되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1절연층이 실리콘 질화물층을 포함하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 트렌치의 각 측벽과의 사이에 삽입된 상기 제1절연층과 함께 상기 트렌치의 각각에 매립형성된 제3절연층을 더 구비하여 구성되고
    상기 제3절연층의 상부 표면이 상기 반도체기판의 상기 주표면보다 낮게 설정되어 있는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1, 제2, 제3절연층을 덮도록 형성된 도전층을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 도전층이 게이트전극이고, 상기 제2절연층이 게이트절연층인 것을 특징으로 하는 반도체장치.
  6. 주표면을 갖춘 반도체기판과,
    상기 주표면에 규정됨과 더불어 상기 주표면에 형성된 2개의 트렌치 사이에 위치한 반도체영역,
    상기 트렌치의 각각의 측벽에 인접하여 그 측벽을 따라 형성된 제1절연층,
    상기 반도체영역의 상부 표면과 상기 반도체영역의 측벽의 상부 영역에 대응하는 상기 트렌치의 측벽의 상부 영역상에 형성되고 상기 트렌치의 측벽의 상부 영역상에 형성되어 있는 상기 제1절연층과 접촉하는 제2절연층,
    상기 트렌치의 측벽과의 사이에 삽입된 상기 제1절연층과 함께 상기 트렌치의 각각에 매립형성되고 상부 표면이 상기 반도체기판의 상기 주표면보다 낮게 설정되어 있는 제3절연층 및
    상기 제1절연층과 상기 트렌치의 측벽과의 사이에 형성되고 상단부가 상기 제2절연층에 맞대어 결합되는 제4절연층을 구비하여 구성되고,
    상기 제1절연층은 상기 제1절연층과 상기 트렌치의 측벽간에 상기 제2절연층을 샌드위치시키도록 상기 트렌치의 측벽을 따라 적어도 상기 반도체기판의 상기 주표면과 동일 평면으로 연장되며,
    상기 제1절연층과 상기 측벽간 거리는 상기 반도체기판의 상기 주표면상에 형성된 상기 제2절연층의 일부분의 두께보다 작게 설정되는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 제1절연층이 실리콘 질화물층으로 이루어지고, 상기 제3절연층이 실리콘 산화물층으로 이루어진 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 상기 제4절연층의 두께가 상기 반도체기판의 상기 주표면상에 형성된 부분에서 상기 제2절연층의 두께보다 작은 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서, 상기 제1, 제2, 제3절연층을 덮도록 형성된 도전층을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 도전층이 게이트전극이고, 상기 제2절연층이 게이트 절연층인 것을 특징으로 하는 반도체장치.
  11. 반도체기판의 제1표면에 다수의 트렌치를 형성하는 단계와;
    상기 트렌치가 형성된 상기 반도체기판의 상기 제1표면에 연속적으로 버퍼절연층과 에칭스톱퍼층을 형성하는 단계;
    상기 반도체기판의 상기 제1표면에 소자분리절연층을 퇴적하는 단계;
    상기 트렌치의 상기 소자분리절연층을 매립함과 더불어 상기 트렌치의 적어도 측벽상에 상기 에칭스톱퍼층을 남겨둠으로써 상기 에칭스톱퍼층이 상기 기판의 적어도 상기 제1표면의 높이에 도달하는 높이를 갖도록 상기 기판의 상기 제1표면이 노출될 때까지 상기 소자분리절연층과, 상기 버퍼절연층 및 상기 에칭스톱퍼층을 에치백하는 단계 및;
    상기 제1버퍼절연층과 접촉되도록 적어도 2개의 상기 트렌치 사이에 위치한 상기 기판의 상기 제1표면의 소정 영역상에 게이트 절연층을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 에칭스톱퍼층이 실리콘 질화물층으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제11항에 있어서, 게이트 절연층상에 게이트전극을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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