JPH0223631A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH0223631A JPH0223631A JP17470388A JP17470388A JPH0223631A JP H0223631 A JPH0223631 A JP H0223631A JP 17470388 A JP17470388 A JP 17470388A JP 17470388 A JP17470388 A JP 17470388A JP H0223631 A JPH0223631 A JP H0223631A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の製造方法に関し、特に素子分離領域
の形成工程を含む集積回路の製造方法に関する。
の形成工程を含む集積回路の製造方法に関する。
従来、集積回路における素子分離技術の一つとして、Ｌ
ＯＣＯ８法があり、広く用いられているが、集積回路の
集積密度の増加に伴なって各素子を電気的に完全に分離
する事が困難になりつつある。
ＯＣＯ８法があり、広く用いられているが、集積回路の
集積密度の増加に伴なって各素子を電気的に完全に分離
する事が困難になりつつある。
この問題を解決するために、単結晶シリコン基板表面の
素子分離領域に１〜５μｎ１程度の深さの溝を形成した
後に、この溝内部を絶縁性物質などで埋込む、いわゆる
「トレンチ分離法」の技術開発が各方面で行なわれてい
る。
素子分離領域に１〜５μｎ１程度の深さの溝を形成した
後に、この溝内部を絶縁性物質などで埋込む、いわゆる
「トレンチ分離法」の技術開発が各方面で行なわれてい
る。
上述した従来のトレンチ分離法は、素子分離領域に深さ
１〜５μｍ程度の溝を形成する工程と、この溝内部を二
酸化ケイ素膜（Ｓｉ０２）や多結晶シリコン等の物質で
完全に埋込むなめに溝の容積よりも多い量の埋込み物質
を供給、堆積する工程と、上記の埋込み物質の不要部分
を除去するエツチング工程とを含んでいるが、特に、エ
ツチング工程において、「素子分離領域表面」と「素子
分離領域以外の領域の表面」との間に発生する段差の大
きさを精度よく制御する事が難しく、この工程が素子特
性のばらつきや集積回路の歩留りの低下の原因になると
いう欠点がある。
１〜５μｍ程度の溝を形成する工程と、この溝内部を二
酸化ケイ素膜（Ｓｉ０２）や多結晶シリコン等の物質で
完全に埋込むなめに溝の容積よりも多い量の埋込み物質
を供給、堆積する工程と、上記の埋込み物質の不要部分
を除去するエツチング工程とを含んでいるが、特に、エ
ツチング工程において、「素子分離領域表面」と「素子
分離領域以外の領域の表面」との間に発生する段差の大
きさを精度よく制御する事が難しく、この工程が素子特
性のばらつきや集積回路の歩留りの低下の原因になると
いう欠点がある。
本発明の集積回路の製造方法は、半導体基板の素子分離
領域に所定の深さの溝を形成する工程と、前記溝内壁に
所定の厚さの第１の酸化膜を熱酸化法によって形成する
工程と、前記第１の酸化膜の表面に所定の厚さの窒化ケ
イ素膜を気相成長法によって堆積する工程と、少くとも
ホウ素またはリンを含有する第２の酸化膜を前記溝内部
を完全に埋めかつ溝の上面を超えるように気相成長法に
よって堆積する工程と、熱処理して前記第２の酸化膜を
軟化させて表面を平坦化させる工程と、前記第２の酸化
膜の不要部分を除去する工程と、有機ケイ素化合物を主
成分とし添加元素として少くともホウ素またはリンを含
有する溶液を前記半導体基板の表面に塗布する工程と、
熱処理して前記溶液塗布膜を第３の酸化膜に変換する工
程とを含んで構成される。
領域に所定の深さの溝を形成する工程と、前記溝内壁に
所定の厚さの第１の酸化膜を熱酸化法によって形成する
工程と、前記第１の酸化膜の表面に所定の厚さの窒化ケ
イ素膜を気相成長法によって堆積する工程と、少くとも
ホウ素またはリンを含有する第２の酸化膜を前記溝内部
を完全に埋めかつ溝の上面を超えるように気相成長法に
よって堆積する工程と、熱処理して前記第２の酸化膜を
軟化させて表面を平坦化させる工程と、前記第２の酸化
膜の不要部分を除去する工程と、有機ケイ素化合物を主
成分とし添加元素として少くともホウ素またはリンを含
有する溶液を前記半導体基板の表面に塗布する工程と、
熱処理して前記溶液塗布膜を第３の酸化膜に変換する工
程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｉ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示ずように、通常の単結晶シリコ
ン基板１の表面に厚さ５０ｎｍ程度の酸化膜２を熱酸化
法によって形成した後、その上に気相成長法を用いて厚
さ０．１μｍ程度の窒化ケイ素膜３を堆積し、さらにそ
の上に気相成長法を用いて厚さ０．２μｍ程度の酸化膜
４を形成する。続いて、素子分離領域と素子分離領域以
外の領域を分離するためのホトリソグラフィ工程で用い
るホトレジスト５を上記の酸化膜４の上に塗布する。
ン基板１の表面に厚さ５０ｎｍ程度の酸化膜２を熱酸化
法によって形成した後、その上に気相成長法を用いて厚
さ０．１μｍ程度の窒化ケイ素膜３を堆積し、さらにそ
の上に気相成長法を用いて厚さ０．２μｍ程度の酸化膜
４を形成する。続いて、素子分離領域と素子分離領域以
外の領域を分離するためのホトリソグラフィ工程で用い
るホトレジスト５を上記の酸化膜４の上に塗布する。
次に、第１図（ｂ）に示すように、素子分離領域上部の
ホトレジスト５を公知のりソグラフィ技術により除去し
た後、残されたホトレジスト５をマスクにして上記の酸
化膜４．窒化ケイ素膜３及び熱酸化膜２を反応性イオン
エツチングにより除去する。続いて、露出したシリコン
基板１を反応性イオンエツチングにより除去して、深さ
５μｍ程度１幅１μｍ程度の溝６を形成する。
ホトレジスト５を公知のりソグラフィ技術により除去し
た後、残されたホトレジスト５をマスクにして上記の酸
化膜４．窒化ケイ素膜３及び熱酸化膜２を反応性イオン
エツチングにより除去する。続いて、露出したシリコン
基板１を反応性イオンエツチングにより除去して、深さ
５μｍ程度１幅１μｍ程度の溝６を形成する。
次に、第１図（Ｃ）に示すように、加速エネルギー６０
ｋｅＶ、ドーズ量Ｉ Ｘｌ ４ ｃｍ−２でホウ素イオ
ン７を注入して、チャネルストッパー用のＰ＋層８を形
成する。
ｋｅＶ、ドーズ量Ｉ Ｘｌ ４ ｃｍ−２でホウ素イオ
ン７を注入して、チャネルストッパー用のＰ＋層８を形
成する。
次に、第１図（ｄ）に示すように、ホトレジスト５と酸
化膜４を除去した後、窒化ケイ素３をマスクにして溝６
の内壁のみに厚さ０．１μｍ程度の熱酸化膜９を形成す
る。
化膜４を除去した後、窒化ケイ素３をマスクにして溝６
の内壁のみに厚さ０．１μｍ程度の熱酸化膜９を形成す
る。
次に、第１図（ｅ）に示すように、窒化ケイ素膜３を除
去した後に、気相成長法を用いて酸化膜２と９の表面を
覆うように厚さ５０ｎｍ程度の窒化ケイ素膜１０を堆積
する。
去した後に、気相成長法を用いて酸化膜２と９の表面を
覆うように厚さ５０ｎｍ程度の窒化ケイ素膜１０を堆積
する。
次に、第１図（ｆ）に示すように、５ｉ（ＯＣ２Ｈ５）
等のアルコキシシラン化合物を主原料に用いた気相成長
法によってホウ素とリンを含む酸化膜（以下ＢＰＳＧＢ
と記す）１１を約２μｍ程度の厚さに堆積する。この段
階では、溝６の表面近くにボイド１２が発生している。
等のアルコキシシラン化合物を主原料に用いた気相成長
法によってホウ素とリンを含む酸化膜（以下ＢＰＳＧＢ
と記す）１１を約２μｍ程度の厚さに堆積する。この段
階では、溝６の表面近くにボイド１２が発生している。
次に、第１図（ｇ＞に示すように、ボイド１２を消滅さ
せて溝６の内部をこのＢＰＳＧ膜１１で完全に埋込み、
かつ、ＢＰＳＧ膜表面を平坦にするために、窒素雰囲気
中で９００〜１０００℃の温度で３０分間程度の熱処理
を行なう。
せて溝６の内部をこのＢＰＳＧ膜１１で完全に埋込み、
かつ、ＢＰＳＧ膜表面を平坦にするために、窒素雰囲気
中で９００〜１０００℃の温度で３０分間程度の熱処理
を行なう。
次に、第１図（ｈ、 ）に示すように、溝内部以外の不
要なりＰＳＧ膜１１を希釈フッ酸を用いて除去する。こ
の工程で、素子分離領域表面１３と素子分離領域以外の
領域上の窒化ケイ素膜１０の表面１４との間に０．１〜
０．２μｍ程度の段差が生じる場合が多い。
要なりＰＳＧ膜１１を希釈フッ酸を用いて除去する。こ
の工程で、素子分離領域表面１３と素子分離領域以外の
領域上の窒化ケイ素膜１０の表面１４との間に０．１〜
０．２μｍ程度の段差が生じる場合が多い。
次に、第１図（ｉ）に示すように、有機ケイ素化合物を
主成分とし、添加元素としてホウ素又はリン又はその両
方を含む溶液を塗布した後、窒素雰囲気中で１００〜４
００℃の温度で３０〜６０分間熱処理する事により溶媒
を除去し、さらに酸素雰囲気中で８００〜１０００°Ｃ
の温度で１０〜６０分間熱処理する事により前記の溶液
をホウ素又はリン又はその両方を含む５ｉ０２膜（以下
塗布５ｉ０２膜と呼ぶ）１６に変えて、上記の段差部を
この塗布Ｓ ｉ ０２膜１６で埋込む事により平坦化す
る。
主成分とし、添加元素としてホウ素又はリン又はその両
方を含む溶液を塗布した後、窒素雰囲気中で１００〜４
００℃の温度で３０〜６０分間熱処理する事により溶媒
を除去し、さらに酸素雰囲気中で８００〜１０００°Ｃ
の温度で１０〜６０分間熱処理する事により前記の溶液
をホウ素又はリン又はその両方を含む５ｉ０２膜（以下
塗布５ｉ０２膜と呼ぶ）１６に変えて、上記の段差部を
この塗布Ｓ ｉ ０２膜１６で埋込む事により平坦化す
る。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２の実施例においては、第１図（ｈ）に示す所までは
第１の実施例と同様に行う。
第１の実施例と同様に行う。
次に、第２図（ａ）に示すように、素子分離領域以外の
領域の表面にある窒化ケイ素膜１０を加熱したリン酸に
よって除去する事によって第１図（ｈ）に示した段差を
減少させる。
領域の表面にある窒化ケイ素膜１０を加熱したリン酸に
よって除去する事によって第１図（ｈ）に示した段差を
減少させる。
次に、第２図（ｂ）に示すように、第１の実施例と同様
の方法で塗布ＳｉＣ２膜１６を形成する。
の方法で塗布ＳｉＣ２膜１６を形成する。
この実施例では、素子分離領域表面と素子分離領域以外
の領域の表面との段差を減少できる結果、塗布５ｉ０２
膜によって表面形状をより平坦にする事ができる利点が
ある。
の領域の表面との段差を減少できる結果、塗布５ｉ０２
膜によって表面形状をより平坦にする事ができる利点が
ある。
以上説明したように、本発明は、塗布酸化膜を形成する
事により素子分離領域の溝を埋込むために形成した第２
の酸化膜の不要部分を除去する工程で、素子分離領域表
面と素子分離領域以外の領域の表面との間に発生する段
差を低減し、かつこの段差部表面の形状を滑らかにでき
る効果がある。この効果によって上記の不要な第２の酸
化膜を除去する工程でこれまでに必要とされていた制御
性に関する制約を著しく緩和する事が可能になり、素子
分離領域の製造工程を著しく簡素化できる効果をもたら
す。
事により素子分離領域の溝を埋込むために形成した第２
の酸化膜の不要部分を除去する工程で、素子分離領域表
面と素子分離領域以外の領域の表面との間に発生する段
差を低減し、かつこの段差部表面の形状を滑らかにでき
る効果がある。この効果によって上記の不要な第２の酸
化膜を除去する工程でこれまでに必要とされていた制御
性に関する制約を著しく緩和する事が可能になり、素子
分離領域の製造工程を著しく簡素化できる効果をもたら
す。
第１図（ａ ） 〜（ｉ ）及び第２図（ａ＞、（ｂ）
はそれぞれ本発明の第１及び′第２の実施例を説明する
ための工程順（こ示した半導体チップの断面図である。 １・・・シリコン基板、２・・・熱酸化膜、３・・・窒
化ケイ素膜、４・・・気相成長酸化膜、５・・・ホトレ
ジスト、６・・・溝、７・・・ホウ素イオン、８・・・
Ｐ＋層、９・・・熱酸化膜、１０・・・窒化ケイ素膜、
１１・・・ＢＰＳＧ膜、１２・・・ボイド、１３・・・
素子分離領域表面、１４・・・窒化ケイ素膜表面、１６
・・・塗布Ｓ ｉ ０２膜。
はそれぞれ本発明の第１及び′第２の実施例を説明する
ための工程順（こ示した半導体チップの断面図である。 １・・・シリコン基板、２・・・熱酸化膜、３・・・窒
化ケイ素膜、４・・・気相成長酸化膜、５・・・ホトレ
ジスト、６・・・溝、７・・・ホウ素イオン、８・・・
Ｐ＋層、９・・・熱酸化膜、１０・・・窒化ケイ素膜、
１１・・・ＢＰＳＧ膜、１２・・・ボイド、１３・・・
素子分離領域表面、１４・・・窒化ケイ素膜表面、１６
・・・塗布Ｓ ｉ ０２膜。
Claims (1)
- 半導体基板の素子分離領域に所定の深さの溝を形成する
工程と、前記溝内壁に所定の厚さの第１の酸化膜を熱酸
化法によって形成する工程と、前記第１の酸化膜の表面
に所定の厚さの窒化ケイ素膜を気相成長法によって堆積
する工程と、少くともホウ素またはリンを含有する第２
の酸化膜を前記溝内部を完全に埋めかつ溝の上面を超え
るように気相成長法によって堆積する工程と、熱処理し
て前記第２の酸化膜を軟化させて表面を平坦化させる工
程と、前記第２の酸化膜の不要部分を除去する工程と、
有機ケイ素化合物を主成分とし添加元素として少くとも
ホウ素またはリンを含有する溶液を前記半導体基板の表
面に塗布する工程と、熱処理して前記溶液塗布膜を第３
の酸化膜に変換する工程とを含むことを特徴とする集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17470388A JPH0223631A (ja) | 1988-07-12 | 1988-07-12 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17470388A JPH0223631A (ja) | 1988-07-12 | 1988-07-12 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223631A true JPH0223631A (ja) | 1990-01-25 |
Family
ID=15983186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17470388A Pending JPH0223631A (ja) | 1988-07-12 | 1988-07-12 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223631A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969393A (en) * | 1995-09-14 | 1999-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacture of the same |
| JP2003197734A (ja) * | 2001-12-20 | 2003-07-11 | Tobu Denshi Kk | 半導体装置の素子分離膜の形成方法 |
-
1988
- 1988-07-12 JP JP17470388A patent/JPH0223631A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969393A (en) * | 1995-09-14 | 1999-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacture of the same |
| JP2003197734A (ja) * | 2001-12-20 | 2003-07-11 | Tobu Denshi Kk | 半導体装置の素子分離膜の形成方法 |
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