JPS6139735B2 - - Google Patents
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- JPS6139735B2 JPS6139735B2 JP6552881A JP6552881A JPS6139735B2 JP S6139735 B2 JPS6139735 B2 JP S6139735B2 JP 6552881 A JP6552881 A JP 6552881A JP 6552881 A JP6552881 A JP 6552881A JP S6139735 B2 JPS6139735 B2 JP S6139735B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Description
【発明の詳細な説明】
本発明は素子間分離領域の形成方法に係り、特
に溝分離（Groove Isolation）構造の素子間分離
領域の形成方法に関する。
に溝分離（Groove Isolation）構造の素子間分離
領域の形成方法に関する。
LSI、VLSI等高集積度の半導体ICに於ては、
素子間分離領域の幅を狭く形成することが可能な
溝分離構造が、その集積度を向上させるうえで非
常に有利である。そして上記溝分離構造は、半導
体基体面にリアクテイブ・イオンエツチング等の
方法により分離溝を形成した後、該基体上に化学
気相成長（CVD）法により二酸化シリコン
（SiO2）或るいはリン珪酸ガラス（PSG）等の絶縁
物を堆積し、該絶縁物により前記分離溝を埋める
方法により形成していた。然し該従来方法に於て
は狭い幅の深い分離溝内に絶縁物層を堆積形成さ
せるために、絶縁物層内に空洞が形成され、分離
領域の形成が完了して後、該基体上に半導体素子
を形成する際の熱処理により、前記絶縁物層内の
空洞に含まれていた気体が膨脹し、素子を破壊さ
せるという問題がある。そこで上記空洞の形成を
防止するために分離溝に所望のテーパを形成する
手段がこうじられるが、所望のテーパを形成する
際のエツチング条件の制御が極めて複雑であると
いう問題があつた。
素子間分離領域の幅を狭く形成することが可能な
溝分離構造が、その集積度を向上させるうえで非
常に有利である。そして上記溝分離構造は、半導
体基体面にリアクテイブ・イオンエツチング等の
方法により分離溝を形成した後、該基体上に化学
気相成長（CVD）法により二酸化シリコン
（SiO2）或るいはリン珪酸ガラス（PSG）等の絶縁
物を堆積し、該絶縁物により前記分離溝を埋める
方法により形成していた。然し該従来方法に於て
は狭い幅の深い分離溝内に絶縁物層を堆積形成さ
せるために、絶縁物層内に空洞が形成され、分離
領域の形成が完了して後、該基体上に半導体素子
を形成する際の熱処理により、前記絶縁物層内の
空洞に含まれていた気体が膨脹し、素子を破壊さ
せるという問題がある。そこで上記空洞の形成を
防止するために分離溝に所望のテーパを形成する
手段がこうじられるが、所望のテーパを形成する
際のエツチング条件の制御が極めて複雑であると
いう問題があつた。
本発明は上記問題点に鑑み、特にテーパをつけ
ずに形成した分離溝内に、空洞を内包しない絶縁
物層を満たすことが可能な、素子間分離領域の形
成方法を提供する。
ずに形成した分離溝内に、空洞を内包しない絶縁
物層を満たすことが可能な、素子間分離領域の形
成方法を提供する。
即ち本発明は素子間分離領域の形成方法に於
て、半導体基体の表面に溝を形成する工程、前記
溝部を含む半導体基体表面に酸化膜を形成する工
程、該酸化膜上に窒化シリコン膜を形成する工
程、前記窒化シリコン膜が形成された、溝部を含
む半導体基体上に非単結晶シリコン層を堆積形成
する工程、前記溝部の非単結晶シリコン層上を選
択的に覆う樹脂層を形成する工程、該樹脂層をマ
スクとして溝部を除く基体上の非単結晶シリコン
層を選択的にエツチング除去する工程、分離溝内
の非単結晶シリコン層を酸化する工程を有するこ
とを特徴とする。
て、半導体基体の表面に溝を形成する工程、前記
溝部を含む半導体基体表面に酸化膜を形成する工
程、該酸化膜上に窒化シリコン膜を形成する工
程、前記窒化シリコン膜が形成された、溝部を含
む半導体基体上に非単結晶シリコン層を堆積形成
する工程、前記溝部の非単結晶シリコン層上を選
択的に覆う樹脂層を形成する工程、該樹脂層をマ
スクとして溝部を除く基体上の非単結晶シリコン
層を選択的にエツチング除去する工程、分離溝内
の非単結晶シリコン層を酸化する工程を有するこ
とを特徴とする。
以下本発明を実施例について、第１図ａ乃至ｈ
に示す一実施例の工程断面図及び第２図に示す他
の一適用例の断面図を用いて詳細に説明する。
に示す一実施例の工程断面図及び第２図に示す他
の一適用例の断面図を用いて詳細に説明する。
本発明の方法により、例えばバイポラ型半導体
装置に於ける素子間分離領域を形成するに際して
は、例えば第１図ａに示すようにＰ型シリコンSi
基板１上にN+型埋込み層２及びＮ型Siエピタキ
シヤル層３が形成された被処理基板上に、分離溝
形成領域のＮ型Siエピタキシヤル層面を表出する
フオト・レジスト・パターン４を通常のフオト・
プロセスにより形成し、次いで６弗化硫黄
（SF6）、或るいは４弗化炭素（CF4）等ふつ素
（Ｆ）系のエツチング・ガスを用いる通常のリア
クテイブ・イオンエツチング法を用い、前記フオ
ト・レジスト・パターン４をマスクとしてＮ型Si
エピタキシヤル層３を貫通してＰ型Si基板１内に
達する例えば幅１〜２〔μｍ〕深さ４〜５〔μ
ｍ〕程度の分離溝５を形成する。次いでフオト・
レジスト・パターン４を除去した後、通常の熱酸
化法を用いて第１図ｂに示すようにＮ型Siエピタ
キシヤル層３上面及び分離溝５内面に例えば500
〔Å〕程度の厚さの二酸化シリコン（SiO2）膜６
を形成し、次いで通常の化学気相成長（CVD）
法を用いて前記Ｎ型Siエピタキシヤル層３上面及
び分離溝５内面のSiO2膜６上に例えば500〔Å〕
程度の厚さの窒化シリコン膜（Si3N4）膜７を形成
する。次いで通常の蒸着法（蒸着温度常温〜500
〔℃〕）を用いて第１図Ｃに示すように前記分離溝
５内を含む該被処理基板上に例えば厚さ２〜2.5
〔μｍ〕程度（分離溝４の深さの１／２程度が適当）の 非単結晶Si層８を堆積形成させる。次いで第１図
ｄに示すように、通常の回転塗布法を用いて該被
処理基板上に前記分離溝５を完全に埋める厚さに
例えばネガ・レジスト層９を塗布形成した後、未
露光のまま該ネガ・レジスト層９の現像を所望の
時間行つて、第１図ｅに示すように被処理基板上
面のネガ・レジスト層９を完全に溶解除去し、分
離溝５内のみに該溝内の非単結晶Si層８を覆うネ
ガ・レジスト層９を残留形成せしめる。なお分離
溝５内の非単結晶Si層８を覆う樹脂層は、上記ネ
ガ・レジスト以外にポリイミド等で形成してもよ
く、この場合ポリイミド層を回転塗布法により基
板上に形成し所望のキユアーを行つた後、ビドラ
ジン等の溶剤を用いて分離溝内にポリイミド層を
残すような条件で基板上のポリイミド層を溶解除
去する。次いで前記ネガ・レジスト層９をマスク
として例えばCF4を主成分とするエツチング・ガ
スによる通常のドライ・エツチングにより被処理
基板上に表出している非単結晶Si層８及びその下
層のSi3N4膜７をエツチング除し第１図ｆに示す
ようにＮ型Siエピタキシヤル層３上面のSiO2膜６
を表出させる。次いで分離溝５内のネガ・レジス
ト層９を溶解除去し、該溝内の非単結晶Si層８を
表出せしめた後、該基板を加湿酸素（O2）中に於
て1000〜1100〔℃〕の温度で所望の時間加熱し、
前記分離溝５内の非単結晶Si層を熱酸化して、第
１図ｇに示すように分離溝５内をSiO2層１０で
満たし素子間分離領域１１が完成する。なお該熱
酸化に際してSiO2層は非単結晶Si層の表面から分
離溝５の開口部に向つて徐々に成長して行くの
で、形成されたSiO2層１０の内部に空洞が内包
されることはない。又該実施例に於ては熱酸化に
際してＮ型Siエピタキシヤル層３上面のSiO2膜６
は図のように厚くなる。そして又この酸化工程に
於て、分離溝５内面のSi3N4膜７は酸化阻止膜と
して働くので、酸化がＮ型Siエピタキシヤル層３
内へ横方向に進むことはない。
装置に於ける素子間分離領域を形成するに際して
は、例えば第１図ａに示すようにＰ型シリコンSi
基板１上にN+型埋込み層２及びＮ型Siエピタキ
シヤル層３が形成された被処理基板上に、分離溝
形成領域のＮ型Siエピタキシヤル層面を表出する
フオト・レジスト・パターン４を通常のフオト・
プロセスにより形成し、次いで６弗化硫黄
（SF6）、或るいは４弗化炭素（CF4）等ふつ素
（Ｆ）系のエツチング・ガスを用いる通常のリア
クテイブ・イオンエツチング法を用い、前記フオ
ト・レジスト・パターン４をマスクとしてＮ型Si
エピタキシヤル層３を貫通してＰ型Si基板１内に
達する例えば幅１〜２〔μｍ〕深さ４〜５〔μ
ｍ〕程度の分離溝５を形成する。次いでフオト・
レジスト・パターン４を除去した後、通常の熱酸
化法を用いて第１図ｂに示すようにＮ型Siエピタ
キシヤル層３上面及び分離溝５内面に例えば500
〔Å〕程度の厚さの二酸化シリコン（SiO2）膜６
を形成し、次いで通常の化学気相成長（CVD）
法を用いて前記Ｎ型Siエピタキシヤル層３上面及
び分離溝５内面のSiO2膜６上に例えば500〔Å〕
程度の厚さの窒化シリコン膜（Si3N4）膜７を形成
する。次いで通常の蒸着法（蒸着温度常温〜500
〔℃〕）を用いて第１図Ｃに示すように前記分離溝
５内を含む該被処理基板上に例えば厚さ２〜2.5
〔μｍ〕程度（分離溝４の深さの１／２程度が適当）の 非単結晶Si層８を堆積形成させる。次いで第１図
ｄに示すように、通常の回転塗布法を用いて該被
処理基板上に前記分離溝５を完全に埋める厚さに
例えばネガ・レジスト層９を塗布形成した後、未
露光のまま該ネガ・レジスト層９の現像を所望の
時間行つて、第１図ｅに示すように被処理基板上
面のネガ・レジスト層９を完全に溶解除去し、分
離溝５内のみに該溝内の非単結晶Si層８を覆うネ
ガ・レジスト層９を残留形成せしめる。なお分離
溝５内の非単結晶Si層８を覆う樹脂層は、上記ネ
ガ・レジスト以外にポリイミド等で形成してもよ
く、この場合ポリイミド層を回転塗布法により基
板上に形成し所望のキユアーを行つた後、ビドラ
ジン等の溶剤を用いて分離溝内にポリイミド層を
残すような条件で基板上のポリイミド層を溶解除
去する。次いで前記ネガ・レジスト層９をマスク
として例えばCF4を主成分とするエツチング・ガ
スによる通常のドライ・エツチングにより被処理
基板上に表出している非単結晶Si層８及びその下
層のSi3N4膜７をエツチング除し第１図ｆに示す
ようにＮ型Siエピタキシヤル層３上面のSiO2膜６
を表出させる。次いで分離溝５内のネガ・レジス
ト層９を溶解除去し、該溝内の非単結晶Si層８を
表出せしめた後、該基板を加湿酸素（O2）中に於
て1000〜1100〔℃〕の温度で所望の時間加熱し、
前記分離溝５内の非単結晶Si層を熱酸化して、第
１図ｇに示すように分離溝５内をSiO2層１０で
満たし素子間分離領域１１が完成する。なお該熱
酸化に際してSiO2層は非単結晶Si層の表面から分
離溝５の開口部に向つて徐々に成長して行くの
で、形成されたSiO2層１０の内部に空洞が内包
されることはない。又該実施例に於ては熱酸化に
際してＮ型Siエピタキシヤル層３上面のSiO2膜６
は図のように厚くなる。そして又この酸化工程に
於て、分離溝５内面のSi3N4膜７は酸化阻止膜と
して働くので、酸化がＮ型Siエピタキシヤル層３
内へ横方向に進むことはない。
次いで第１図ｈに示すように、通常のバイホー
ラ・プロセスに従つてＮ型Siエピタキシヤル層３
にN+型コレクタ・コンタクト拡散領域１２、P+
型ベース拡散領域１３が形成され、次いでP+型
ベース拡散領域１３内にN+型エミツタ拡散領域
１４が形成され、次いで表面のSiO2膜６上に該
SiO2膜６の電極窓に於てそれぞれの領域に接す
るコレクタ配線１５、ベース配線１６、エミツタ
配線１７等が形成されて、本発明の方法を適用し
たバイポーラ型半導体装置が提供される。
ラ・プロセスに従つてＮ型Siエピタキシヤル層３
にN+型コレクタ・コンタクト拡散領域１２、P+
型ベース拡散領域１３が形成され、次いでP+型
ベース拡散領域１３内にN+型エミツタ拡散領域
１４が形成され、次いで表面のSiO2膜６上に該
SiO2膜６の電極窓に於てそれぞれの領域に接す
るコレクタ配線１５、ベース配線１６、エミツタ
配線１７等が形成されて、本発明の方法を適用し
たバイポーラ型半導体装置が提供される。
第２図は本発明を適用して形成したMIS型半導
体装置の一例を示したもので、該図に於て、２１
はP-型Si基板、２２はP+型チヤネル・カツト領
域、２３は分離溝、２４はSiO2膜、２５はSi3N4
膜、２６はSiO2層、２７はN+型ソース領域、２
８はN+型ドレイン領域、２９はゲート絶縁膜、
３０はゲート電極、３１はりん珪酸ガラス
（PSG）膜、３２はソース配線、３３はドレイン
配線を示す。そして該MIS構造に於ける分離溝２
３周辺部のP+型チヤネル・カツト領域２２は、
例えばP-型Si基板２１にフオト・レジスト・パ
ターンをマスクとして開口部に向つて僅かに拡が
るテーパを持つた分離溝２３を形成した後、該フ
オト・レジスト・パターンをマスクとして分離溝
２３の内面に選択的に、例えば1013〔atm／cm2〕
程度の高濃度にほう素イオン（B+）を浅く注入
し、前記実施例に示したように該分離溝２３内に
堆積した非単結晶Si層を酸化する際、該ほう素
（Ｂ）を拡散させることにより形成する。
体装置の一例を示したもので、該図に於て、２１
はP-型Si基板、２２はP+型チヤネル・カツト領
域、２３は分離溝、２４はSiO2膜、２５はSi3N4
膜、２６はSiO2層、２７はN+型ソース領域、２
８はN+型ドレイン領域、２９はゲート絶縁膜、
３０はゲート電極、３１はりん珪酸ガラス
（PSG）膜、３２はソース配線、３３はドレイン
配線を示す。そして該MIS構造に於ける分離溝２
３周辺部のP+型チヤネル・カツト領域２２は、
例えばP-型Si基板２１にフオト・レジスト・パ
ターンをマスクとして開口部に向つて僅かに拡が
るテーパを持つた分離溝２３を形成した後、該フ
オト・レジスト・パターンをマスクとして分離溝
２３の内面に選択的に、例えば1013〔atm／cm2〕
程度の高濃度にほう素イオン（B+）を浅く注入
し、前記実施例に示したように該分離溝２３内に
堆積した非単結晶Si層を酸化する際、該ほう素
（Ｂ）を拡散させることにより形成する。
以上説明したように、本発明の方法によれば分
離溝内を満たすSiO2層は、分離溝内に堆積され
た非単結晶Si層の上面から非単結晶Si層内部及び
分離溝の開口部に向つて順次成長して行くので、
空洞を内包しないSiO2層が充填された熱衝撃に
強い溝分離構造の素子間分離領域が形成できる。
離溝内を満たすSiO2層は、分離溝内に堆積され
た非単結晶Si層の上面から非単結晶Si層内部及び
分離溝の開口部に向つて順次成長して行くので、
空洞を内包しないSiO2層が充填された熱衝撃に
強い溝分離構造の素子間分離領域が形成できる。
従つて本発明によればLSI，VLSI等高集積度の
半導体ICの製造歩留まりを向上せしめることが
できる。
半導体ICの製造歩留まりを向上せしめることが
できる。
第１図は本発明の一実施例に於ける工程断面図
で、第２図は本発明の一適用例である。 図に於て、１はＰ型シリコン基板、３はＮ型シ
リコン・エピタキシヤル層、４はフオト・レジス
ト・パターン、５及び２３は分離溝、６及び２４
は二酸化シリコン膜、７及び２５は窒化シリコン
膜、８は非単結晶シリコン層、９はネガ・レジス
ト層、１０及び２６は二酸化シリコン層、２１は
P-型シリコン基板、２２はP+型チヤネル・カツ
ト領域を示す。
で、第２図は本発明の一適用例である。 図に於て、１はＰ型シリコン基板、３はＮ型シ
リコン・エピタキシヤル層、４はフオト・レジス
ト・パターン、５及び２３は分離溝、６及び２４
は二酸化シリコン膜、７及び２５は窒化シリコン
膜、８は非単結晶シリコン層、９はネガ・レジス
ト層、１０及び２６は二酸化シリコン層、２１は
P-型シリコン基板、２２はP+型チヤネル・カツ
ト領域を示す。
Claims (1)
- １ 半導体基体の表面に溝を形成する工程、前記
溝部を含む半導体基体表面に酸化膜を形成する工
程、該酸化膜上に窒化シリコン膜を作成する工
程、前記窒化シリコン膜が形成された、溝部を含
む半導体基体上に非単結晶シリコン層を堆積形成
する工程、前記溝部の非単結晶シリコン層上を選
択的に覆う樹脂層を形成する工程、該樹脂層をマ
スクとして溝部を除く基体上の非単結晶シリコン
層を選択的にエツチング除去する工程、溝内の非
単結晶シリコン層を酸化する工程を有することを
特徴とする素子間分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6552881A JPS57180146A (en) | 1981-04-30 | 1981-04-30 | Formation of elements isolation region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6552881A JPS57180146A (en) | 1981-04-30 | 1981-04-30 | Formation of elements isolation region |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57180146A JPS57180146A (en) | 1982-11-06 |
| JPS6139735B2 true JPS6139735B2 (ja) | 1986-09-05 |
Family
ID=13289597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6552881A Granted JPS57180146A (en) | 1981-04-30 | 1981-04-30 | Formation of elements isolation region |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57180146A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439935Y2 (ja) * | 1987-09-28 | 1992-09-18 | ||
| JPH0446418Y2 (ja) * | 1986-05-26 | 1992-10-30 | ||
| JPH0542174Y2 (ja) * | 1987-08-26 | 1993-10-25 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106133A (ja) * | 1982-12-09 | 1984-06-19 | Nec Corp | 集積回路装置 |
| JPH0622274B2 (ja) * | 1983-11-02 | 1994-03-23 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1981
- 1981-04-30 JP JP6552881A patent/JPS57180146A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446418Y2 (ja) * | 1986-05-26 | 1992-10-30 | ||
| JPH0542174Y2 (ja) * | 1987-08-26 | 1993-10-25 | ||
| JPH0439935Y2 (ja) * | 1987-09-28 | 1992-09-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57180146A (en) | 1982-11-06 |
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