JPS6139736B2 - - Google Patents
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- Publication number
- JPS6139736B2 JPS6139736B2 JP56114717A JP11471781A JPS6139736B2 JP S6139736 B2 JPS6139736 B2 JP S6139736B2 JP 56114717 A JP56114717 A JP 56114717A JP 11471781 A JP11471781 A JP 11471781A JP S6139736 B2 JPS6139736 B2 JP S6139736B2
- Authority
- JP
- Japan
- Prior art keywords
- recess
- semiconductor substrate
- insulating film
- glass layer
- phosphosilicate glass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に酸
化膜アイソレーシヨンの形成方法に関する。
化膜アイソレーシヨンの形成方法に関する。
半導体集積回路装置を構成する多数の素子相互
間を絶縁分離するのに用いられる酸化膜アイソレ
ーシヨンは通常下記の工程により形成される。
間を絶縁分離するのに用いられる酸化膜アイソレ
ーシヨンは通常下記の工程により形成される。
即ち第１図に示すように面方位（100）のシリ
コン基板１表面に二酸化シリコン（SiO2）膜２及
び窒化シリコン（Si3N4）膜３を形成し、これに所
定の開口を設けた後、上記SiO2膜２及びSi3N4膜
３をマスクとして水酸化カリウム（KOH）溶液
等を用いて異方性エツチングを施こし、シリコン
基板１の前記開口部に逆台形状の凹部４を形成す
る。
コン基板１表面に二酸化シリコン（SiO2）膜２及
び窒化シリコン（Si3N4）膜３を形成し、これに所
定の開口を設けた後、上記SiO2膜２及びSi3N4膜
３をマスクとして水酸化カリウム（KOH）溶液
等を用いて異方性エツチングを施こし、シリコン
基板１の前記開口部に逆台形状の凹部４を形成す
る。
次いでこれを加熱酸化することにより、前記凹
部４にて露出せるシリコン基板１表面が酸化さ
れ、第２図に示すごとく酸化膜アイソレーシヨン
５が形成される。
部４にて露出せるシリコン基板１表面が酸化さ
れ、第２図に示すごとく酸化膜アイソレーシヨン
５が形成される。
上述のような従来の製造方法によつて形成した
酸化膜アイソレーシヨン５は開口端部に高い盛り
上り６と中央部に凹み７を生じる。そして両者の
境に深い切れ込み８が生じる。そのため上記酸化
膜アイソレーシヨン上に形成した配線体（図示せ
ず）に亀裂や断線を生じる。更に酸化膜アイソレ
ーシヨン５の先端９はSi3N4膜３の下に鳥のくち
ばし状に広がり、いわゆるバーズビーグを生じ
る。そのためこの広がり分を見込んで素子配置を
行わねばならないので、素子の高密度配置を阻害
するのみならず、半導体装置の電気的特性に対し
バーズビークに起因する種々の悪影響が発生す
る。
酸化膜アイソレーシヨン５は開口端部に高い盛り
上り６と中央部に凹み７を生じる。そして両者の
境に深い切れ込み８が生じる。そのため上記酸化
膜アイソレーシヨン上に形成した配線体（図示せ
ず）に亀裂や断線を生じる。更に酸化膜アイソレ
ーシヨン５の先端９はSi3N4膜３の下に鳥のくち
ばし状に広がり、いわゆるバーズビーグを生じ
る。そのためこの広がり分を見込んで素子配置を
行わねばならないので、素子の高密度配置を阻害
するのみならず、半導体装置の電気的特性に対し
バーズビークに起因する種々の悪影響が発生す
る。
前記凹部４を等方性エツチングにより形成した
ときには、凹部４の表面はなだらかな湾曲面とな
り、この場合は酸化膜アイソレーシヨン５の形状
は比較的なだらかな表面が得られる。しかし等方
性エツチングではエツチングの横方向への広がり
（アンダーカツト）が大きく、そのためアイソレ
ーシヨンの巾は前述の異方性エツチングを用いた
場合よりも更に広がつてしまう。
ときには、凹部４の表面はなだらかな湾曲面とな
り、この場合は酸化膜アイソレーシヨン５の形状
は比較的なだらかな表面が得られる。しかし等方
性エツチングではエツチングの横方向への広がり
（アンダーカツト）が大きく、そのためアイソレ
ーシヨンの巾は前述の異方性エツチングを用いた
場合よりも更に広がつてしまう。
本発明は上記問鎮点を解消して、表面をほぼ平
坦に形成可能でしかも巾が拡大することのない酸
化膜アイソレーシヨンの形成方法を提供すること
にある。
坦に形成可能でしかも巾が拡大することのない酸
化膜アイソレーシヨンの形成方法を提供すること
にある。
本発明の特徴は、異方性エツチングにより半導
体基板表面に凹部を設け、該凹部表面を含む半導
体基板全面に絶縁膜を形成し、前記凹部底面上の
絶縁膜に該底面より巾の狭い窓を開口し、次いで
前記絶縁膜をマスクとして前記凹部底面部の半導
体基板表面をなだらかな湾曲面に形成し、しかる
後酸化処理を施すことにある。
体基板表面に凹部を設け、該凹部表面を含む半導
体基板全面に絶縁膜を形成し、前記凹部底面上の
絶縁膜に該底面より巾の狭い窓を開口し、次いで
前記絶縁膜をマスクとして前記凹部底面部の半導
体基板表面をなだらかな湾曲面に形成し、しかる
後酸化処理を施すことにある。
以下本発明の一実施例を図面により説明する。
第３図は本発明の一実施例を製造工程の順に示
す要部断面図である。同図ａは前記第１図を再掲
したものであつて、こゝまでは従来の製造方法に
従つて進めてよい。即ち面方位（100）のシリコ
ン基板１上に第１のSIO2膜２及び第１のSi3N4膜
３をそれぞれ約1000〔Å〕の厚さに形成し、これ
を所定のパターンに従つて開口し、次いで上記２
層の絶縁膜をマスクとしてKOH溶液を用いて異
方性エツチングを行い深さ凡そ１〔μｍ〕、巾約
４〔μｍ〕の逆台形状の溝４を形成する。
す要部断面図である。同図ａは前記第１図を再掲
したものであつて、こゝまでは従来の製造方法に
従つて進めてよい。即ち面方位（100）のシリコ
ン基板１上に第１のSIO2膜２及び第１のSi3N4膜
３をそれぞれ約1000〔Å〕の厚さに形成し、これ
を所定のパターンに従つて開口し、次いで上記２
層の絶縁膜をマスクとしてKOH溶液を用いて異
方性エツチングを行い深さ凡そ１〔μｍ〕、巾約
４〔μｍ〕の逆台形状の溝４を形成する。
次いで同図ｂに示す如く上記溝４の表面を酸化
して凡そ500〔Å〕の厚さの第２のSiO2膜１２を
形成し、更に該第２のSiO2膜１２上を含む基板
１全面に厚さ約500〔Å〕の第２のSi3N4膜１３を
形成する。
して凡そ500〔Å〕の厚さの第２のSiO2膜１２を
形成し、更に該第２のSiO2膜１２上を含む基板
１全面に厚さ約500〔Å〕の第２のSi3N4膜１３を
形成する。
次いで上記第２のSi3N4膜１３上に燐硅酸ガラ
ス（PSG）層１４を通常の化学気相成長
（CVD）法により、基板１上面において厚さが凡
そ0.8〔μｍ〕になるよう被着せしめる。このよ
うにして形成したPSG層１４には、前記巾の狭い
溝４部においては溝４の側壁が傾斜面であつて
も、側壁面がほぼ直立せる「コ」の字状の溝が形
成される。その底面部の厚さは本実施例の場合約
６〔μｍ〕である。
ス（PSG）層１４を通常の化学気相成長
（CVD）法により、基板１上面において厚さが凡
そ0.8〔μｍ〕になるよう被着せしめる。このよ
うにして形成したPSG層１４には、前記巾の狭い
溝４部においては溝４の側壁が傾斜面であつて
も、側壁面がほぼ直立せる「コ」の字状の溝が形
成される。その底面部の厚さは本実施例の場合約
６〔μｍ〕である。
次いで同図ｄに示すように上記PSG層１４に反
応性イオン・エツチングのようなドライ・エツチ
ングを施こして全域にわたつて厚さを均一に減少
させ、前記PSG層１４の溝４底部に被着した平坦
な部分を除去する。このとき基板１上面のPSG層
もほぼ完全に除かれ、溝４の側壁部近傍にのみ
PSG層１４′が残留する。次いでこの残留せる
PSG層１４′をマスクとして溝４底部の第２の
Si3N4膜１３及び第２のSiO2膜１２を反応性イオ
ン・エツチングにより選択的に除去して開口１５
を設ける。この工程の間溝４以外の基板１表面は
ホトレジスト膜（図示せる）で被覆しておく。
応性イオン・エツチングのようなドライ・エツチ
ングを施こして全域にわたつて厚さを均一に減少
させ、前記PSG層１４の溝４底部に被着した平坦
な部分を除去する。このとき基板１上面のPSG層
もほぼ完全に除かれ、溝４の側壁部近傍にのみ
PSG層１４′が残留する。次いでこの残留せる
PSG層１４′をマスクとして溝４底部の第２の
Si3N4膜１３及び第２のSiO2膜１２を反応性イオ
ン・エツチングにより選択的に除去して開口１５
を設ける。この工程の間溝４以外の基板１表面は
ホトレジスト膜（図示せる）で被覆しておく。
次いで上記開口１５部で露出する基板１の表面
を弗酸（HF）と硝酸の混合溶液により処理する
等の等方性エツチングにより0.2〔μｍ〕程除去
する。すると等方性エツチングではエツチングが
横方向へも進行するので、当該部分の基板表面１
６は同図ｅに示した如くなだらかな湾曲面に形成
される。このあと溝４内に残留するPSG層１４′
を除去する。
を弗酸（HF）と硝酸の混合溶液により処理する
等の等方性エツチングにより0.2〔μｍ〕程除去
する。すると等方性エツチングではエツチングが
横方向へも進行するので、当該部分の基板表面１
６は同図ｅに示した如くなだらかな湾曲面に形成
される。このあと溝４内に残留するPSG層１４′
を除去する。
次いで同図ｆに示す如く上記基板１を加熱酸化
して、溝４の底部において露出せる基板表面１６
を酸化し、約２〔μｍ〕の厚さの酸化膜５を形成
する。しかる後上記第２のSi3N4膜１３及び第１
のSi3N4膜３を除去して、同図ｇに示す表面の平
坦な酸化膜アイソレーシヨン５が完成する。
して、溝４の底部において露出せる基板表面１６
を酸化し、約２〔μｍ〕の厚さの酸化膜５を形成
する。しかる後上記第２のSi3N4膜１３及び第１
のSi3N4膜３を除去して、同図ｇに示す表面の平
坦な酸化膜アイソレーシヨン５が完成する。
以上述べた如く本実施例においては、溝４の底
部の絶縁膜に微小開口を設け、この開口を通して
等方性エツチングを行うことにより溝４底部直下
の基板表面１６を予めなだらかな湾曲面としてお
くことにより酸化膜アイソレーシヨン５の表面を
平坦にすることが可能となり、しかも等方性エツ
チングの横方向への広がりを異方性エツチングに
より形成した溝４の底部直下に限定することによ
り、アイソレーシヨン巾の拡大を防止できる。
部の絶縁膜に微小開口を設け、この開口を通して
等方性エツチングを行うことにより溝４底部直下
の基板表面１６を予めなだらかな湾曲面としてお
くことにより酸化膜アイソレーシヨン５の表面を
平坦にすることが可能となり、しかも等方性エツ
チングの横方向への広がりを異方性エツチングに
より形成した溝４の底部直下に限定することによ
り、アイソレーシヨン巾の拡大を防止できる。
なお、前述した溝４底部直下の基板表面１６を
なだらかな湾曲面に形成する方法は上記一実施例
に限定されるものではなく、例えば次のようにし
てもよい。
なだらかな湾曲面に形成する方法は上記一実施例
に限定されるものではなく、例えば次のようにし
てもよい。
即ち前記第３図ｄのあと、先ずPSG層１４′を
除去し、次いで加熱酸化処理を施こして第４図に
示すごとく溝４の底部直下の基板表面にSiO2膜
１７を形成する。SiO2膜１７は図示の如く開口
１７直下のみならず横方向にも拡大して成長し、
その底面はなだらかな湾曲面となる。従つてこれ
を弗酸（HF）系の薬品により除去すれば、前記
第３図ｅが得られるので、このあとの工程を前記
一実施例と同様に進めることにより、表面が平坦
な且つ所定巾を有する酸化膜アイソレーシヨン５
が形成される。
除去し、次いで加熱酸化処理を施こして第４図に
示すごとく溝４の底部直下の基板表面にSiO2膜
１７を形成する。SiO2膜１７は図示の如く開口
１７直下のみならず横方向にも拡大して成長し、
その底面はなだらかな湾曲面となる。従つてこれ
を弗酸（HF）系の薬品により除去すれば、前記
第３図ｅが得られるので、このあとの工程を前記
一実施例と同様に進めることにより、表面が平坦
な且つ所定巾を有する酸化膜アイソレーシヨン５
が形成される。
第５図は本発明の効果を示す曲線図で、上記一
実施例と従来の製造方法のそれぞれについて、得
られた酸化膜アイソレーシヨン５表面の切れ込み
８の深さ（Q0，Ｑ），開口端部の盛り上り６の高
さ（H0，Ｈ）及びアイソレーシヨン巾の拡大量
（B0，Ｂ）〔第２図参照〕、異方性エツチングによ
り形成した溝４の深さ〔横軸，μｍ〕に対して示
してある。同図により上記一実施例で得られた酸
化膜アイソレーシヨン５はきわめ平坦な表面を有
し、しかもアイソレーシヨン巾の広がりが非常に
小さいことが理解できよう。
実施例と従来の製造方法のそれぞれについて、得
られた酸化膜アイソレーシヨン５表面の切れ込み
８の深さ（Q0，Ｑ），開口端部の盛り上り６の高
さ（H0，Ｈ）及びアイソレーシヨン巾の拡大量
（B0，Ｂ）〔第２図参照〕、異方性エツチングによ
り形成した溝４の深さ〔横軸，μｍ〕に対して示
してある。同図により上記一実施例で得られた酸
化膜アイソレーシヨン５はきわめ平坦な表面を有
し、しかもアイソレーシヨン巾の広がりが非常に
小さいことが理解できよう。
以上説明した如く、本発明により微小巾且つ表
面が平坦な酸化膜アイソレーシヨンを形成し得る
半導体装置の製造方法が提供され、半導体装置の
信頼度及び電気的特性に対する悪影響が除去され
るのみならず、素子の高密度化が可能となる。
面が平坦な酸化膜アイソレーシヨンを形成し得る
半導体装置の製造方法が提供され、半導体装置の
信頼度及び電気的特性に対する悪影響が除去され
るのみならず、素子の高密度化が可能となる。
第１図及び第２図は従来の酸化膜アイソレーシ
ヨンの形成方法の説明に供するための要部断面
図、第３図及び第４図は本発明の一実施例及び変
形例を示す要部断面図、第５図は上記一実施例の
効果を示す曲線図である。 図において、１は半導体基板、２，３は第１の
絶縁膜、４は逆台形状の凹部、５は酸化膜アイソ
レーシヨン、１２，１３は第２の絶縁膜、１４は
燐硅酸ガラス層、１５は窓、１６はなだらかな湾
曲面に形成された半導体基板表面を示す。
ヨンの形成方法の説明に供するための要部断面
図、第３図及び第４図は本発明の一実施例及び変
形例を示す要部断面図、第５図は上記一実施例の
効果を示す曲線図である。 図において、１は半導体基板、２，３は第１の
絶縁膜、４は逆台形状の凹部、５は酸化膜アイソ
レーシヨン、１２，１３は第２の絶縁膜、１４は
燐硅酸ガラス層、１５は窓、１６はなだらかな湾
曲面に形成された半導体基板表面を示す。
Claims (1)
- １ 酸化膜アイソレーシヨンを有する半導体装置
の製造方法において、面方位（100）の半導体基
板の表面に、所定パターンの開口を有する第１の
絶縁膜を形成する工程と、該第１の絶縁膜をマス
クとして異方性エツチング法により前記半導体基
板表面を選択的に除去し前記開口部に逆台形状凹
部を形成する工程と、該凹部表面を含む前記半導
体基板上全面に第２の絶縁膜を形成する工程と、
該第２の絶縁膜上に燐硅酸ガラス層を成長せしめ
る工程と、前記燐硅酸ガラス層に前記凹部底面に
被着せる燐硅酸ガラス層の厚さを除去し得る程度
のドライエツチングを施こすことにより前記凹部
の側壁部に被着せる燐硅酸ガラス層を残留せしめ
る工程と、該残留せる燐硅酸ガラス層をマスクと
して前記凹部底面に露出せる第２の絶縁膜を選択
的に除去して前記凹部底面の周縁部を除く残りの
部分の半導体基板表面を露出させる工程と、該露
出せる半導体基板表面を前記凹部底面の周縁部に
残留せる第２の絶縁膜をマスクとして選択的に除
去する工程と、前記燐硅酸ガラス層を除去する工
程と、前記第２の絶縁膜をマスクとして半導体基
板表面を選択的に酸化し前記凹部を酸化膜アイソ
レーシヨンに形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114717A JPS5815247A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114717A JPS5815247A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5815247A JPS5815247A (ja) | 1983-01-28 |
| JPS6139736B2 true JPS6139736B2 (ja) | 1986-09-05 |
Family
ID=14644851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114717A Granted JPS5815247A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815247A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157056A (ja) * | 1983-02-26 | 1984-09-06 | Chisso Corp | 光学活性アルコ−ルのエステル |
| US4863562A (en) * | 1988-02-11 | 1989-09-05 | Sgs-Thomson Microelectronics, Inc. | Method for forming a non-planar structure on the surface of a semiconductor substrate |
-
1981
- 1981-07-21 JP JP56114717A patent/JPS5815247A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5815247A (ja) | 1983-01-28 |
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