JPH11340315A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11340315A JPH11340315A JP15838698A JP15838698A JPH11340315A JP H11340315 A JPH11340315 A JP H11340315A JP 15838698 A JP15838698 A JP 15838698A JP 15838698 A JP15838698 A JP 15838698A JP H11340315 A JPH11340315 A JP H11340315A
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Abstract
(57)【要約】
【課題】素子分離構造を形成する時に、素子分離領域端
部に窪みが発生することを防止し、段差のない平坦な素
子分離領域を形成する半導体装置の製造方法の提供。 【解決手段】本発明に係る半導体装置の製造方法は、そ
の好ましい一実施の形態において、シリコン基板（図１
の１）上に第１のシリコン酸化膜（図１の２）とシリコ
ン窒化膜からなるストッパ膜（図１の４）を順次成膜し
た後、所定の位置に開孔を形成して基板に溝を配設し、
その溝内部をシリコン酸化膜からなる分離絶縁膜（図１
の３）で埋設した後、ＣＭＰ法により、ストッパ膜が露
出するまで素子分離絶縁膜を除去した状態で、分離絶縁
膜を所定の厚さだけ選択的にエッチングする（図１の
（ｂ）参照）。そして、ストッパ膜をエッチングにより
除去し、基板上に突出した分離絶縁膜及び第１のシリコ
ン酸化膜をシリコン基板表面が露出するまでエッチング
して、素子分離領域を形成する。
部に窪みが発生することを防止し、段差のない平坦な素
子分離領域を形成する半導体装置の製造方法の提供。 【解決手段】本発明に係る半導体装置の製造方法は、そ
の好ましい一実施の形態において、シリコン基板（図１
の１）上に第１のシリコン酸化膜（図１の２）とシリコ
ン窒化膜からなるストッパ膜（図１の４）を順次成膜し
た後、所定の位置に開孔を形成して基板に溝を配設し、
その溝内部をシリコン酸化膜からなる分離絶縁膜（図１
の３）で埋設した後、ＣＭＰ法により、ストッパ膜が露
出するまで素子分離絶縁膜を除去した状態で、分離絶縁
膜を所定の厚さだけ選択的にエッチングする（図１の
（ｂ）参照）。そして、ストッパ膜をエッチングにより
除去し、基板上に突出した分離絶縁膜及び第１のシリコ
ン酸化膜をシリコン基板表面が露出するまでエッチング
して、素子分離領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】半導体集積回路素子において、その微細
化が進むにつれて、ＬＯＣＯＳ法を用いた素子分離方法
では、十分に素子分離を行うことが困難になっている。
それは、ＬＯＣＯＳ法、または、それをある程度改良し
た方法では、マスク端下部領域に厚く酸化される領域が
形成され、その分、寸法誤差が生じるからである。そこ
で、予め、素子分離領域に溝を形成し、そこに分離絶縁
膜を埋め込む方法が提案されている（例えば、ＵＳＰ５
０９４９７２等）。
化が進むにつれて、ＬＯＣＯＳ法を用いた素子分離方法
では、十分に素子分離を行うことが困難になっている。
それは、ＬＯＣＯＳ法、または、それをある程度改良し
た方法では、マスク端下部領域に厚く酸化される領域が
形成され、その分、寸法誤差が生じるからである。そこ
で、予め、素子分離領域に溝を形成し、そこに分離絶縁
膜を埋め込む方法が提案されている（例えば、ＵＳＰ５
０９４９７２等）。
【０００３】以下に、上記した分離絶縁膜を埋め込む方
法について、図面を参照して説明する。図５は、従来の
分離絶縁膜の埋め込み方法の一部を模式的に示した工程
断面図である。
法について、図面を参照して説明する。図５は、従来の
分離絶縁膜の埋め込み方法の一部を模式的に示した工程
断面図である。
【０００４】まず、Ｓｉ基板１上にＳｉＯ2からなる第
１の酸化膜２と、その上層にＳｉＮからなるストッパー
膜４を成膜した後、フォトリソグラフィーにより、素子
分離領域のストッパー膜４、第１の酸化膜２およびＳｉ
基板１の一部を選択的に除去する。次に、必要に応じ
て、熱酸化により、素子分離領域の基板溝表面に酸化膜
を成長させ、続いて全面に分離絶縁膜３を成長させる。
そして、ＣＭＰ（Chemical Mechanical Polishing）
法により、ストッパー膜４が露出するまで分離絶縁膜３
を除去し、りん酸等のエッチング液でストッパー膜４の
ＳｉＮを選択的に除去し、続いて、第１の酸化膜２と分
離絶縁膜３をＳｉ基板１が露出するまで等方性エッチン
グで除去する。
１の酸化膜２と、その上層にＳｉＮからなるストッパー
膜４を成膜した後、フォトリソグラフィーにより、素子
分離領域のストッパー膜４、第１の酸化膜２およびＳｉ
基板１の一部を選択的に除去する。次に、必要に応じ
て、熱酸化により、素子分離領域の基板溝表面に酸化膜
を成長させ、続いて全面に分離絶縁膜３を成長させる。
そして、ＣＭＰ（Chemical Mechanical Polishing）
法により、ストッパー膜４が露出するまで分離絶縁膜３
を除去し、りん酸等のエッチング液でストッパー膜４の
ＳｉＮを選択的に除去し、続いて、第１の酸化膜２と分
離絶縁膜３をＳｉ基板１が露出するまで等方性エッチン
グで除去する。
【０００５】
【発明が解決しようとする課題】しかしながらこの方法
では、図に示すように、素子分離領域端部に窪み７が生
じ、この窪み７によりゲート配線に段差が発生すると、
ゲート配線加工や上層の配線形成が困難になるという問
題が発生する。更に、この窪み７は、素子領域端での電
界集中の原因となり、素子特性が劣化するという問題も
生じる。
では、図に示すように、素子分離領域端部に窪み７が生
じ、この窪み７によりゲート配線に段差が発生すると、
ゲート配線加工や上層の配線形成が困難になるという問
題が発生する。更に、この窪み７は、素子領域端での電
界集中の原因となり、素子特性が劣化するという問題も
生じる。
【０００６】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、素子分離構造を形成す
る時に、素子分離領域端部に窪みが発生することを防止
し、段差のない平坦な素子分離領域を形成する半導体装
置の製造方法を提供することにある。
のであって、その主たる目的は、素子分離構造を形成す
る時に、素子分離領域端部に窪みが発生することを防止
し、段差のない平坦な素子分離領域を形成する半導体装
置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、(ａ)シリコン基板上に第１のシリコン酸
化膜とストッパ膜としてのシリコン窒化膜を順次成膜す
る工程と、(ｂ)フォとリソグラフィー工程およびエッチ
ング工程により前記第１のシリコン酸化膜と前記ストッ
パ膜に開孔を形成する工程と、(ｃ) 前記第１のシリコ
ン酸化膜と前記ストッパ膜をマスクとして溝を形成する
工程と、(ｄ)前記溝内部をシリコン酸化膜からなる分離
絶縁膜で埋設する工程と、(ｅ)ＣＭＰ法により、前記ス
トッパ膜が露出するまで前記分離絶縁膜を除去する工程
と、(ｆ)前記ストッパ膜をエッチングにより除去する工
程と、(ｇ)前記基板上に突出した前記分離絶縁膜及び第
１のシリコン酸化膜をシリコン基板表面が露出するまで
エッチングする工程、を含む半導体装置の製造方法であ
って、前記(ｅ)の工程後、前記(ｆ)の工程前に、前記分
離絶縁膜を所定の厚さだけ選択的にエッチングするもの
であり、更に、前記(ｆ)の工程後、前記(ｇ)の工程前
に、前記基板を熱処理してもよい。
の製造方法は、(ａ)シリコン基板上に第１のシリコン酸
化膜とストッパ膜としてのシリコン窒化膜を順次成膜す
る工程と、(ｂ)フォとリソグラフィー工程およびエッチ
ング工程により前記第１のシリコン酸化膜と前記ストッ
パ膜に開孔を形成する工程と、(ｃ) 前記第１のシリコ
ン酸化膜と前記ストッパ膜をマスクとして溝を形成する
工程と、(ｄ)前記溝内部をシリコン酸化膜からなる分離
絶縁膜で埋設する工程と、(ｅ)ＣＭＰ法により、前記ス
トッパ膜が露出するまで前記分離絶縁膜を除去する工程
と、(ｆ)前記ストッパ膜をエッチングにより除去する工
程と、(ｇ)前記基板上に突出した前記分離絶縁膜及び第
１のシリコン酸化膜をシリコン基板表面が露出するまで
エッチングする工程、を含む半導体装置の製造方法であ
って、前記(ｅ)の工程後、前記(ｆ)の工程前に、前記分
離絶縁膜を所定の厚さだけ選択的にエッチングするもの
であり、更に、前記(ｆ)の工程後、前記(ｇ)の工程前
に、前記基板を熱処理してもよい。
【０００８】また、本発明に係る半導体装置の製造方法
は、(ａ)シリコン基板上に第１のシリコン酸化膜とスト
ッパ膜としてのシリコン窒化膜を順次成膜する工程と、
(ｂ)フォトリソグラフィー工程およびエッチング工程に
より前記第１のシリコン酸化膜と前記ストッパ膜に開孔
を形成する工程と、(ｃ) 前記第１のシリコン酸化膜と
前記ストッパ膜をマスクとして溝を形成する工程と、
(ｄ)前記溝内部をシリコン酸化膜からなる分離絶縁膜で
埋設する工程と、(ｅ)ＣＭＰ法により、前記ストッパ膜
が露出するまで前記分離絶縁膜を除去する工程と、(ｆ)
前記ストッパ膜をエッチングにより除去する工程と、
(ｇ)シリコン酸化膜を基板全面に堆積した後、選択的に
除去することにより、前記基板上に突出した前記分離絶
縁膜の側壁に側壁膜を配設する工程と、(ｈ)前記基板上
に突出した前記分離絶縁膜と、前記側壁膜と、前記第１
のシリコン酸化膜と、を前記シリコン基板表面が露出す
るまでエッチングする工程、を有するものでもよい。
は、(ａ)シリコン基板上に第１のシリコン酸化膜とスト
ッパ膜としてのシリコン窒化膜を順次成膜する工程と、
(ｂ)フォトリソグラフィー工程およびエッチング工程に
より前記第１のシリコン酸化膜と前記ストッパ膜に開孔
を形成する工程と、(ｃ) 前記第１のシリコン酸化膜と
前記ストッパ膜をマスクとして溝を形成する工程と、
(ｄ)前記溝内部をシリコン酸化膜からなる分離絶縁膜で
埋設する工程と、(ｅ)ＣＭＰ法により、前記ストッパ膜
が露出するまで前記分離絶縁膜を除去する工程と、(ｆ)
前記ストッパ膜をエッチングにより除去する工程と、
(ｇ)シリコン酸化膜を基板全面に堆積した後、選択的に
除去することにより、前記基板上に突出した前記分離絶
縁膜の側壁に側壁膜を配設する工程と、(ｈ)前記基板上
に突出した前記分離絶縁膜と、前記側壁膜と、前記第１
のシリコン酸化膜と、を前記シリコン基板表面が露出す
るまでエッチングする工程、を有するものでもよい。
【０００９】また、本発明に係る半導体装置の製造方法
は、(ａ)シリコン基板上に第１のシリコン酸化膜と、第
１のストッパ膜としてのシリコン窒化膜と、第２のシリ
コン酸化膜と、第２のストッパ膜としてのシリコン窒化
膜と、を順次成膜する工程と、(ｂ)フォトリソグラフィ
ー工程およびエッチング工程により前記第１及び前記第
２のシリコン酸化膜と、前記第１及び前記第２のストッ
パ膜に開孔を形成する工程と、(ｃ) 前記第１及び前記
第２のシリコン酸化膜と、前記第１及び前記第２のスト
ッパ膜をマスクとして溝を形成する工程と、(ｄ)前記溝
内部をシリコン酸化膜からなる分離絶縁膜で埋設する工
程と、(ｅ)ＣＭＰ法により、前記第２のストッパ膜が露
出するまで前記分離絶縁膜を除去する工程と、(ｆ)前記
第２のストッパ膜をエッチングにより除去する工程と、
(ｇ)前記シリコン基板全面にシリコン酸化膜を成膜した
後、選択的に除去することにより、前記基板上に突出し
た前記分離絶縁膜の側壁に側壁膜を配設する工程と、
(ｈ)等方性エッチング法により前記分離絶縁膜および前
記側壁膜を除去し、前記分離絶縁膜の表面高さが前記第
１のストッパ膜表面と同程度の高さにする工程と、(ｉ)
前記第１のストッパ膜を選択的にエッチング除去する工
程と、 (ｊ)前記基板上に突出した前記分離絶縁膜と、
第１のシリコン酸化膜と、をシリコン基板表面が露出す
るまでエッチングする工程、を有するものとすることも
できる。
は、(ａ)シリコン基板上に第１のシリコン酸化膜と、第
１のストッパ膜としてのシリコン窒化膜と、第２のシリ
コン酸化膜と、第２のストッパ膜としてのシリコン窒化
膜と、を順次成膜する工程と、(ｂ)フォトリソグラフィ
ー工程およびエッチング工程により前記第１及び前記第
２のシリコン酸化膜と、前記第１及び前記第２のストッ
パ膜に開孔を形成する工程と、(ｃ) 前記第１及び前記
第２のシリコン酸化膜と、前記第１及び前記第２のスト
ッパ膜をマスクとして溝を形成する工程と、(ｄ)前記溝
内部をシリコン酸化膜からなる分離絶縁膜で埋設する工
程と、(ｅ)ＣＭＰ法により、前記第２のストッパ膜が露
出するまで前記分離絶縁膜を除去する工程と、(ｆ)前記
第２のストッパ膜をエッチングにより除去する工程と、
(ｇ)前記シリコン基板全面にシリコン酸化膜を成膜した
後、選択的に除去することにより、前記基板上に突出し
た前記分離絶縁膜の側壁に側壁膜を配設する工程と、
(ｈ)等方性エッチング法により前記分離絶縁膜および前
記側壁膜を除去し、前記分離絶縁膜の表面高さが前記第
１のストッパ膜表面と同程度の高さにする工程と、(ｉ)
前記第１のストッパ膜を選択的にエッチング除去する工
程と、 (ｊ)前記基板上に突出した前記分離絶縁膜と、
第１のシリコン酸化膜と、をシリコン基板表面が露出す
るまでエッチングする工程、を有するものとすることも
できる。
【００１０】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、その好ましい一実施の形態において、シリコン基
板（図１の１）上に第１のシリコン酸化膜（図１の２）
とシリコン窒化膜からなるストッパ膜（図１の４）を順
次成膜した後、所定の位置に開孔を形成して基板に溝を
配設し、その溝内部をシリコン酸化膜からなる分離絶縁
膜（図１の３）で埋設した後、ＣＭＰ法により、ストッ
パ膜が露出するまで分離絶縁膜を除去した状態で、分離
絶縁膜を所定の厚さだけ選択的にエッチングする（図１
の（ｂ）参照）。そして、ストッパ膜をエッチングによ
り除去し、基板上に突出した分離絶縁膜及び第１のシリ
コン酸化膜をシリコン基板表面が露出するまでエッチン
グして、素子分離領域を形成する。
法は、その好ましい一実施の形態において、シリコン基
板（図１の１）上に第１のシリコン酸化膜（図１の２）
とシリコン窒化膜からなるストッパ膜（図１の４）を順
次成膜した後、所定の位置に開孔を形成して基板に溝を
配設し、その溝内部をシリコン酸化膜からなる分離絶縁
膜（図１の３）で埋設した後、ＣＭＰ法により、ストッ
パ膜が露出するまで分離絶縁膜を除去した状態で、分離
絶縁膜を所定の厚さだけ選択的にエッチングする（図１
の（ｂ）参照）。そして、ストッパ膜をエッチングによ
り除去し、基板上に突出した分離絶縁膜及び第１のシリ
コン酸化膜をシリコン基板表面が露出するまでエッチン
グして、素子分離領域を形成する。
【００１１】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１２】［実施例１］まず、図１を参照して本発明
の第１の実施例について説明する。図１は、本発明の第
１の実施例の製造工程を模式的に説明するための工程断
面図である。本実施例では、半導体集積回路素子の製造
工程の内、ＭＯＳＦＥＴのゲート絶縁膜成膜直前までに
ついて説明する。ゲート絶縁膜成膜後は、周知の製造工
程により、半導体集積回路素子の製造が行われる。
の第１の実施例について説明する。図１は、本発明の第
１の実施例の製造工程を模式的に説明するための工程断
面図である。本実施例では、半導体集積回路素子の製造
工程の内、ＭＯＳＦＥＴのゲート絶縁膜成膜直前までに
ついて説明する。ゲート絶縁膜成膜後は、周知の製造工
程により、半導体集積回路素子の製造が行われる。
【００１３】まず、Ｐ型Ｓｉ基板１を全面酸化し、膜厚
５〜２０ｎｍ程度のＳｉＯ2からなる第１の酸化膜２を
形成し、続いて、ＣＶＤ法等を用いて、ＳｉＮからなる
ストッパー膜４を膜厚１００〜２００ｎｍ程度成膜す
る。次に、公知のフォトリソグラフィー技術およびエッ
チング技術により、素子分離領域のストッパー膜４及び
第１の酸化膜２を選択的に除去し、素子分離領域のＳｉ
基板１をドライエッチングにより選択的に除去して、Ｓ
ｉ基板１に所定の深さの溝を形成する。ここで、フォト
リソグラフィー工程で形成されたレジストマスクは、前
記、ストッパー膜および第１の酸化膜のエッチング後に
除去する場合、または、素子分離領域となるＳｉ基板１
を選択的にエッチングした後に除去する場合とがある
が、本発明では、どちらでも選択できる。
５〜２０ｎｍ程度のＳｉＯ2からなる第１の酸化膜２を
形成し、続いて、ＣＶＤ法等を用いて、ＳｉＮからなる
ストッパー膜４を膜厚１００〜２００ｎｍ程度成膜す
る。次に、公知のフォトリソグラフィー技術およびエッ
チング技術により、素子分離領域のストッパー膜４及び
第１の酸化膜２を選択的に除去し、素子分離領域のＳｉ
基板１をドライエッチングにより選択的に除去して、Ｓ
ｉ基板１に所定の深さの溝を形成する。ここで、フォト
リソグラフィー工程で形成されたレジストマスクは、前
記、ストッパー膜および第１の酸化膜のエッチング後に
除去する場合、または、素子分離領域となるＳｉ基板１
を選択的にエッチングした後に除去する場合とがある
が、本発明では、どちらでも選択できる。
【００１４】溝の深さは、要求される素子分離性能にあ
わせて決定されるが、通常、深さ１００〜３００ｎｍ程
度が適当である。ここで、必要に応じて、溝の表面を膜
厚１０〜４０ｎｍ程度熱酸化してもよく、熱酸化により
素子分離領域の上端部で、素子領域端の断面形状が鈍角
になり、そこでの電界集中を緩和することができる。
わせて決定されるが、通常、深さ１００〜３００ｎｍ程
度が適当である。ここで、必要に応じて、溝の表面を膜
厚１０〜４０ｎｍ程度熱酸化してもよく、熱酸化により
素子分離領域の上端部で、素子領域端の断面形状が鈍角
になり、そこでの電界集中を緩和することができる。
【００１５】続いて、分離絶縁膜３をＣＶＤ法などで成
膜する。このＣＶＤ工程のおいて、成膜中に入射粒子が
堆積するとともに、入射粒子により表面がたたかれて削
れる条件で行うと有効である。堆積する膜厚は、溝の深
さより大きい方が良い。
膜する。このＣＶＤ工程のおいて、成膜中に入射粒子が
堆積するとともに、入射粒子により表面がたたかれて削
れる条件で行うと有効である。堆積する膜厚は、溝の深
さより大きい方が良い。
【００１６】次に、図１（ａ）に示すように、ＣＭＰ法
でストッパー膜４が露出するまで分離絶縁膜３を除去す
る。ここで、エリプソメトリ等の、非破壊かつ、微小領
域を測定することができる方法で、素子分離領域に残存
する分離絶縁膜３の厚みを測定する。この時、溝の開口
面積が小さいパターンの領域を測定する方が好ましい。
でストッパー膜４が露出するまで分離絶縁膜３を除去す
る。ここで、エリプソメトリ等の、非破壊かつ、微小領
域を測定することができる方法で、素子分離領域に残存
する分離絶縁膜３の厚みを測定する。この時、溝の開口
面積が小さいパターンの領域を測定する方が好ましい。
【００１７】そして、図１（ｂ）に示すように、ふっ酸
を含む水溶液で、分離絶縁膜３をストッパー膜４の底面
と同程度の高さまでエッチングした後、図１（ｃ）に示
すように、ストッパー膜４をりん酸などのエッチング液
で選択的に除去する。続いて、図１（ｄ）に示すよう
に、ふっ酸水溶液で第１の酸化膜２および分離絶縁膜３
の一部を、Ｓｉ基板１が露出するまでエッチングする。
この時に用いるふっ酸水溶液は、緩衝剤を混入してもよ
い。
を含む水溶液で、分離絶縁膜３をストッパー膜４の底面
と同程度の高さまでエッチングした後、図１（ｃ）に示
すように、ストッパー膜４をりん酸などのエッチング液
で選択的に除去する。続いて、図１（ｄ）に示すよう
に、ふっ酸水溶液で第１の酸化膜２および分離絶縁膜３
の一部を、Ｓｉ基板１が露出するまでエッチングする。
この時に用いるふっ酸水溶液は、緩衝剤を混入してもよ
い。
【００１８】ＭＯＳトランジスタを素子領域に作製する
場合は、更に、ＳｉＯ2からなるゲート絶縁膜を熱酸化
で形成する。また、ゲート絶縁膜形成前に、１回イオン
注入のスルー酸化膜としてＳｉＯ2を成膜して、イオン
注入後除去し、新ためてゲート絶縁膜を設けてもよい。
その場合には、前記したストッパー膜４除去前に、分離
絶縁膜３をストッパー膜４の底面と同じ高さまで行わ
ず、スルー酸化膜の膜厚程度厚くなるようにエッチング
することが好ましい。
場合は、更に、ＳｉＯ2からなるゲート絶縁膜を熱酸化
で形成する。また、ゲート絶縁膜形成前に、１回イオン
注入のスルー酸化膜としてＳｉＯ2を成膜して、イオン
注入後除去し、新ためてゲート絶縁膜を設けてもよい。
その場合には、前記したストッパー膜４除去前に、分離
絶縁膜３をストッパー膜４の底面と同じ高さまで行わ
ず、スルー酸化膜の膜厚程度厚くなるようにエッチング
することが好ましい。
【００１９】ここで、ストッパー膜４上に堆積した分離
絶縁膜３となるＳｉＯ2をＣＭＰ法で除去する場合、ス
トッパー膜４もある程度除去される。そのため、ストッ
パー膜４の膜厚をあまりに薄くするとＣＭＰ時に第１の
酸化膜２または下地のＳｉ基板１にダメージを与えるこ
ともあるため、ストッパー膜４は厚い方が都合が良くな
る。しかし、ストッパー膜４の膜厚を厚くすると、スト
ッパー膜４除去後の分離絶縁膜３のＳｉ基板１表面から
の突出量は大きくなり、分離絶縁膜３のエッチング後の
素子分離領域端部での窪み７も大きく、かつ深くなる。
絶縁膜３となるＳｉＯ2をＣＭＰ法で除去する場合、ス
トッパー膜４もある程度除去される。そのため、ストッ
パー膜４の膜厚をあまりに薄くするとＣＭＰ時に第１の
酸化膜２または下地のＳｉ基板１にダメージを与えるこ
ともあるため、ストッパー膜４は厚い方が都合が良くな
る。しかし、ストッパー膜４の膜厚を厚くすると、スト
ッパー膜４除去後の分離絶縁膜３のＳｉ基板１表面から
の突出量は大きくなり、分離絶縁膜３のエッチング後の
素子分離領域端部での窪み７も大きく、かつ深くなる。
【００２０】これに対して、本実施例では、ストッパー
膜４の除去前に分離絶縁膜３を予め所定の量だけエッチ
ングするため、ストッパー膜４除去後の分離絶縁膜３の
Ｓｉ基板１表面からの突出量を小さくすることができ、
窪み７の発生を防止しながら、ストッパー膜４の膜厚を
厚くすることが可能となる。
膜４の除去前に分離絶縁膜３を予め所定の量だけエッチ
ングするため、ストッパー膜４除去後の分離絶縁膜３の
Ｓｉ基板１表面からの突出量を小さくすることができ、
窪み７の発生を防止しながら、ストッパー膜４の膜厚を
厚くすることが可能となる。
【００２１】また、従来方法により発生した窪み７部分
では、実効的にゲート材料膜の厚みが増加しており、ゲ
ート加工時により長くエッチングを行わなければなら
ず、この長時間エッチングによりゲート酸化膜がエッチ
ングされ、Ｓｉ基板１表面が荒れるという問題もある
が、本実施例の方法では、窪み７が発生しないために、
ゲート材料のオーバーエッチング時間が少なくなり、作
製した素子性能の劣化を抑制することが可能となる。
では、実効的にゲート材料膜の厚みが増加しており、ゲ
ート加工時により長くエッチングを行わなければなら
ず、この長時間エッチングによりゲート酸化膜がエッチ
ングされ、Ｓｉ基板１表面が荒れるという問題もある
が、本実施例の方法では、窪み７が発生しないために、
ゲート材料のオーバーエッチング時間が少なくなり、作
製した素子性能の劣化を抑制することが可能となる。
【００２２】［実施例２］次に、図２を参照して、本発
明の第２の実施例について説明する。図２は、本発明の
第２の実施例の製造工程を模式的に説明するための工程
断面図である。本実施例においても、第１の実施例と同
様に、半導体集積回路素子の製造工程の内、ＭＯＳＦＥ
Ｔのゲート絶縁膜成膜直前までについて説明する。
明の第２の実施例について説明する。図２は、本発明の
第２の実施例の製造工程を模式的に説明するための工程
断面図である。本実施例においても、第１の実施例と同
様に、半導体集積回路素子の製造工程の内、ＭＯＳＦＥ
Ｔのゲート絶縁膜成膜直前までについて説明する。
【００２３】第１の実施例と同様に、Ｐ型Ｓｉ基板１全
面にＳｉＯ2からなる第１の酸化膜２及びＳｉＮからな
るストッパー膜４を成膜し、公知のフォトリソグラフィ
ー技術およびエッチング技術により、素子分離領域のス
トッパー膜４及び第１の酸化膜２を選択的に除去し、素
子分離領域のＳｉ基板１をドライエッチングにより選択
的に除去して、基板に所定の深さの溝を形成する。
面にＳｉＯ2からなる第１の酸化膜２及びＳｉＮからな
るストッパー膜４を成膜し、公知のフォトリソグラフィ
ー技術およびエッチング技術により、素子分離領域のス
トッパー膜４及び第１の酸化膜２を選択的に除去し、素
子分離領域のＳｉ基板１をドライエッチングにより選択
的に除去して、基板に所定の深さの溝を形成する。
【００２４】次に、分離絶縁膜３をＣＶＤ法などで成膜
した後、図２（ａ）に示すように、ＣＭＰ法でストッパ
ー膜４が露出するまで分離絶縁膜３を除去する。次に、
図２（ｂ）に示すように、ふっ酸を含む水溶液で、分離
絶縁膜３をストッパー膜４の底面と同程度の高さまでエ
ッチングし、続いて、図２（ｃ）に示すように、ストッ
パー膜４をりん酸などのエッチング液で選択的に除去す
る。
した後、図２（ａ）に示すように、ＣＭＰ法でストッパ
ー膜４が露出するまで分離絶縁膜３を除去する。次に、
図２（ｂ）に示すように、ふっ酸を含む水溶液で、分離
絶縁膜３をストッパー膜４の底面と同程度の高さまでエ
ッチングし、続いて、図２（ｃ）に示すように、ストッ
パー膜４をりん酸などのエッチング液で選択的に除去す
る。
【００２５】ここで、本実施例では、Ｓｉ基板１全体
を、炉内で８００℃以上の温度で熱処理することによ
り、分離絶縁膜３の上部を緻密にする。この熱処理は、
窒素雰囲気で行ってもよいが、酸素雰囲気で行う方が膜
をより緻密にすることができる。この熱処理により、分
離絶縁膜３の上部が緻密になることで、後のふっ酸を含
む水溶液でのエッチング工程での制御性が向上する。
を、炉内で８００℃以上の温度で熱処理することによ
り、分離絶縁膜３の上部を緻密にする。この熱処理は、
窒素雰囲気で行ってもよいが、酸素雰囲気で行う方が膜
をより緻密にすることができる。この熱処理により、分
離絶縁膜３の上部が緻密になることで、後のふっ酸を含
む水溶液でのエッチング工程での制御性が向上する。
【００２６】次に、第１の実施例と同様に、第１の酸化
膜２と分離絶縁膜３の一部を、Ｓｉ基板１が露出するま
でエッチング除去し、ゲート絶縁膜を熱酸化により形成
する。
膜２と分離絶縁膜３の一部を、Ｓｉ基板１が露出するま
でエッチング除去し、ゲート絶縁膜を熱酸化により形成
する。
【００２７】本実施例では、第１の実施例に比べて、ス
トッパー膜４除去前の分離絶縁膜３のエッチング量を多
くすることができる。これは、上述した熱処理による膜
の緻密化で、ＣＶＤ法で形成した分離絶縁膜３の上部の
エッチングレートが減少するからである。従って、第１
の酸化膜２及び分離絶縁膜３を除去する為のエッチング
工程で、分離絶縁膜３の上部の緻密化により、エッチン
グ耐性を向上させることで窪み７を抑制することが可能
になる。つまり、ストッパー膜４除去前に、エッチング
レートの減少分だけ分離絶縁膜３を多くエッチングする
ことが可能になり、分離絶縁膜３の基板からの突出量を
小さくすることができ、更に窪み７は減少する。
トッパー膜４除去前の分離絶縁膜３のエッチング量を多
くすることができる。これは、上述した熱処理による膜
の緻密化で、ＣＶＤ法で形成した分離絶縁膜３の上部の
エッチングレートが減少するからである。従って、第１
の酸化膜２及び分離絶縁膜３を除去する為のエッチング
工程で、分離絶縁膜３の上部の緻密化により、エッチン
グ耐性を向上させることで窪み７を抑制することが可能
になる。つまり、ストッパー膜４除去前に、エッチング
レートの減少分だけ分離絶縁膜３を多くエッチングする
ことが可能になり、分離絶縁膜３の基板からの突出量を
小さくすることができ、更に窪み７は減少する。
【００２８】［実施例３］次に、図３を参照して、本発
明の第３の実施例について説明する。図３は、本発明の
第３の実施例の製造工程を模式的に説明するための工程
断面図である。本実施例においても、第１の実施例と同
様に、半導体集積回路素子の製造工程の内、ＭＯＳＦＥ
Ｔのゲート絶縁膜成膜直前までについて説明する。
明の第３の実施例について説明する。図３は、本発明の
第３の実施例の製造工程を模式的に説明するための工程
断面図である。本実施例においても、第１の実施例と同
様に、半導体集積回路素子の製造工程の内、ＭＯＳＦＥ
Ｔのゲート絶縁膜成膜直前までについて説明する。
【００２９】第１の実施例と同様に、Ｐ型Ｓｉ基板１全
面にＳｉＯ2からなる第１の酸化膜２及びＳｉＮからな
るストッパー膜４を成膜し、公知のフォトリソグラフィ
ー技術及びエッチング技術により、素子分離領域のスト
ッパー膜４及び第１の酸化膜２を選択的に除去し、素子
分離領域のＳｉ基板１をドライエッチングにより選択的
に除去して、基板に所定の深さの溝を形成する。
面にＳｉＯ2からなる第１の酸化膜２及びＳｉＮからな
るストッパー膜４を成膜し、公知のフォトリソグラフィ
ー技術及びエッチング技術により、素子分離領域のスト
ッパー膜４及び第１の酸化膜２を選択的に除去し、素子
分離領域のＳｉ基板１をドライエッチングにより選択的
に除去して、基板に所定の深さの溝を形成する。
【００３０】次に、分離絶縁膜３をＣＶＤ法などで成膜
した後、ＣＭＰ法でストッパー膜４が露出するまで分離
絶縁膜３を除去し、ストッパー膜４をりん酸などのエッ
チング液で選択的に除去する（図３（ａ）参照）。この
時、必要に応じて、ストッパー膜４除去前に、分離絶縁
膜３をふっ酸を含む水溶液でエッチングして膜厚を調整
しても良い。
した後、ＣＭＰ法でストッパー膜４が露出するまで分離
絶縁膜３を除去し、ストッパー膜４をりん酸などのエッ
チング液で選択的に除去する（図３（ａ）参照）。この
時、必要に応じて、ストッパー膜４除去前に、分離絶縁
膜３をふっ酸を含む水溶液でエッチングして膜厚を調整
しても良い。
【００３１】次に、本実施例では、図３（ｂ）に示すよ
うに、Ｓｉ基板１全面にＳｉＯ2膜を成膜し、エッチバ
ックして、分離絶縁膜３の突出部側面に側壁膜５ａを形
成する。ここで形成するＳｉＯ2膜は、ＨＴＯ（High T
emperature Oxide）等の比較的高温で成膜される膜が
好ましい。それは、このような膜は膜質が緻密であり、
後のウェットエッチング工程での制御性がよいからであ
る。エッチバックに際しては、第１の酸化膜２が残るよ
うにエッチバックするのが好ましい。このエッチバック
工程で、Ｓｉ基板１表面が露出した場合、基板表面に加
速粒子によりダメージ層が形成されることがある。その
場合、熱処理等の公知の技術でダメージの回復をする
か、または、新たなダメージの入らないかまたは入りに
くい方法（例えば、ふっ酸と硝酸との混合水溶液やＲＣ
Ａ洗浄等によるウェットエッチ工程）でダメージ層を除
去するのが好ましい。
うに、Ｓｉ基板１全面にＳｉＯ2膜を成膜し、エッチバ
ックして、分離絶縁膜３の突出部側面に側壁膜５ａを形
成する。ここで形成するＳｉＯ2膜は、ＨＴＯ（High T
emperature Oxide）等の比較的高温で成膜される膜が
好ましい。それは、このような膜は膜質が緻密であり、
後のウェットエッチング工程での制御性がよいからであ
る。エッチバックに際しては、第１の酸化膜２が残るよ
うにエッチバックするのが好ましい。このエッチバック
工程で、Ｓｉ基板１表面が露出した場合、基板表面に加
速粒子によりダメージ層が形成されることがある。その
場合、熱処理等の公知の技術でダメージの回復をする
か、または、新たなダメージの入らないかまたは入りに
くい方法（例えば、ふっ酸と硝酸との混合水溶液やＲＣ
Ａ洗浄等によるウェットエッチ工程）でダメージ層を除
去するのが好ましい。
【００３２】そして、図３（ｃ）に示すように、第１の
実施例と同様に、第１の酸化膜２と分離絶縁膜３の一部
を、Ｓｉ基板１が露出するまでエッチング除去した後、
ゲート絶縁膜を熱酸化により形成する。
実施例と同様に、第１の酸化膜２と分離絶縁膜３の一部
を、Ｓｉ基板１が露出するまでエッチング除去した後、
ゲート絶縁膜を熱酸化により形成する。
【００３３】本実施例では、突出した分離絶縁膜３の側
面に側壁膜５ａを形成することで、等方性エッチングの
マージンを広くすることができ、従って、素子分離領域
端部の窪み７を浅くすることができる。
面に側壁膜５ａを形成することで、等方性エッチングの
マージンを広くすることができ、従って、素子分離領域
端部の窪み７を浅くすることができる。
【００３４】［実施例４］次に、図４を参照して、本発
明の第４の実施例について説明する。図４は、本発明の
第４の実施例の製造工程を模式的に説明するための工程
断面図である。本実施例においても、第１の実施例と同
様に、半導体集積回路素子の製造工程の内、ＭＯＳＦＥ
Ｔのゲート絶縁膜成膜直前までについて説明する。
明の第４の実施例について説明する。図４は、本発明の
第４の実施例の製造工程を模式的に説明するための工程
断面図である。本実施例においても、第１の実施例と同
様に、半導体集積回路素子の製造工程の内、ＭＯＳＦＥ
Ｔのゲート絶縁膜成膜直前までについて説明する。
【００３５】まず、第１の実施例と同様に、ＳｉＯ2か
らなる第１の第１の酸化膜２をＳｉ基板１上に成膜す
る。次に、ＳｉＮからなる第１のストッパー膜４を厚さ
２０ｎｍ程度成膜する。ここで、第１のストッパー膜４
の厚さは、薄い方が後に溝に埋め込む分離絶縁膜の基板
からの突出量が少なくなる。次に、本実施例では、第１
のストッパー膜の上層に第２の酸化膜６を厚さ１０ｎｍ
程度成膜し、更にその上に、ＳｉＮからなる第２のスト
ッパー膜を厚さ１５０ｎｍ程度成膜する。
らなる第１の第１の酸化膜２をＳｉ基板１上に成膜す
る。次に、ＳｉＮからなる第１のストッパー膜４を厚さ
２０ｎｍ程度成膜する。ここで、第１のストッパー膜４
の厚さは、薄い方が後に溝に埋め込む分離絶縁膜の基板
からの突出量が少なくなる。次に、本実施例では、第１
のストッパー膜の上層に第２の酸化膜６を厚さ１０ｎｍ
程度成膜し、更にその上に、ＳｉＮからなる第２のスト
ッパー膜を厚さ１５０ｎｍ程度成膜する。
【００３６】次に、レジストマスク工程により、素子分
離領域の第２のストッパー膜上にマスクを形成し、ドラ
イエッチングで第２のストッパー膜、第２の酸化膜６、
第１のストッパー膜４及び第１の酸化膜２を選択的に除
去する。なお、ここで、レジストを剥離しておいても良
い。
離領域の第２のストッパー膜上にマスクを形成し、ドラ
イエッチングで第２のストッパー膜、第２の酸化膜６、
第１のストッパー膜４及び第１の酸化膜２を選択的に除
去する。なお、ここで、レジストを剥離しておいても良
い。
【００３７】次に、素子分離領域のＳｉ基板１を厚さ２
００ｎｍ程度ドライエッチングで選択的に除去する。必
要に応じて、酸化処理を行い、素子分離領域のＳｉ基板
１の溝表面に選択的に熱酸化膜を数ｎｍ形成してもよ
い。
００ｎｍ程度ドライエッチングで選択的に除去する。必
要に応じて、酸化処理を行い、素子分離領域のＳｉ基板
１の溝表面に選択的に熱酸化膜を数ｎｍ形成してもよ
い。
【００３８】続いて、ＣＶＤ法で分離絶縁膜３を全面に
成膜する。膜厚は、第２のストッパー膜表面から基板溝
の底部までの深さ以上であることが必要であり、例え
ば、５００ｎｍ程度成膜する。そして、ＣＭＰ法で、分
離絶縁膜３を第２のストッパー膜が露出するまで研磨除
去した後、素子分離領域で分離絶縁膜３の残存膜厚を測
定する。ここで、必要に応じて、分離絶縁膜３をエッチ
ングして膜厚調整をしてもよい。
成膜する。膜厚は、第２のストッパー膜表面から基板溝
の底部までの深さ以上であることが必要であり、例え
ば、５００ｎｍ程度成膜する。そして、ＣＭＰ法で、分
離絶縁膜３を第２のストッパー膜が露出するまで研磨除
去した後、素子分離領域で分離絶縁膜３の残存膜厚を測
定する。ここで、必要に応じて、分離絶縁膜３をエッチ
ングして膜厚調整をしてもよい。
【００３９】次に、第２のストッパー膜を選択的に除去
した後（図４（ａ）参照）、図４（ｂ）に示すように、
ＳｉＯ2膜をＣＶＤ法等で成膜する。ここで、ＳｉＯ2膜
の膜厚は、分離絶縁膜３が第２の酸化膜６から突出して
いる量と同程度かそれ以上であることが望ましい。ここ
では、第２のストッパー膜の厚みと同様に１５０ｎｍ程
度としている。そして、第１のストッパー膜４と選択比
が十分とれるように、異方性ドライエッチングでエッチ
バックをして、第１のストッパー膜４上の分離絶縁膜３
側面に側壁膜５ｂを形成する。ここで、選択比を向上さ
せる方法としてＣ4Ｆ8ガスを用いてエッチングすると効
果的である。この異方性ドライエッチングのＳｉＯ2と
ＳｉＮとのエッチング選択比が、無限大ではない場合、
エッチング条件（時間等）第１のストッパ膜４であるＳ
ｉＮの膜厚が減少するかまたは、その下層の第１の酸化
膜が露出することも考えられる。このため、この選択比
を考慮して、第１のストッパ膜４の膜厚を決定するのが
好ましい。
した後（図４（ａ）参照）、図４（ｂ）に示すように、
ＳｉＯ2膜をＣＶＤ法等で成膜する。ここで、ＳｉＯ2膜
の膜厚は、分離絶縁膜３が第２の酸化膜６から突出して
いる量と同程度かそれ以上であることが望ましい。ここ
では、第２のストッパー膜の厚みと同様に１５０ｎｍ程
度としている。そして、第１のストッパー膜４と選択比
が十分とれるように、異方性ドライエッチングでエッチ
バックをして、第１のストッパー膜４上の分離絶縁膜３
側面に側壁膜５ｂを形成する。ここで、選択比を向上さ
せる方法としてＣ4Ｆ8ガスを用いてエッチングすると効
果的である。この異方性ドライエッチングのＳｉＯ2と
ＳｉＮとのエッチング選択比が、無限大ではない場合、
エッチング条件（時間等）第１のストッパ膜４であるＳ
ｉＮの膜厚が減少するかまたは、その下層の第１の酸化
膜が露出することも考えられる。このため、この選択比
を考慮して、第１のストッパ膜４の膜厚を決定するのが
好ましい。
【００４０】次に、ふっ酸を含むエッチング液を用い
て、第１のストッパー膜４が完全に露出するまで分離絶
縁膜３と側壁を等方性エッチングする。ここで、ふっ酸
を含むエッチング液は、第１のストッパ膜４をエッチン
グしないか、選択比が高いものを選ぶ必要がある。希釈
ふっ酸水溶液または、緩衝材いりふっ酸水溶液が、その
例としてある。続いて、図４（ｃ）に示すように、第１
のストッパー膜４を選択的に除去し、Ｓｉ基板１が露出
するまで分離絶縁膜３と第１の酸化膜２を選択的に除去
する。そして、ゲート絶縁膜を他の実施例と同様に形成
する。第１のストッパ膜は、ＳｉＮの場合、加熱したり
ん酸水溶液などの酸化膜に対して選択比の高いエッチン
グ液によるのが好ましい。
て、第１のストッパー膜４が完全に露出するまで分離絶
縁膜３と側壁を等方性エッチングする。ここで、ふっ酸
を含むエッチング液は、第１のストッパ膜４をエッチン
グしないか、選択比が高いものを選ぶ必要がある。希釈
ふっ酸水溶液または、緩衝材いりふっ酸水溶液が、その
例としてある。続いて、図４（ｃ）に示すように、第１
のストッパー膜４を選択的に除去し、Ｓｉ基板１が露出
するまで分離絶縁膜３と第１の酸化膜２を選択的に除去
する。そして、ゲート絶縁膜を他の実施例と同様に形成
する。第１のストッパ膜は、ＳｉＮの場合、加熱したり
ん酸水溶液などの酸化膜に対して選択比の高いエッチン
グ液によるのが好ましい。
【００４１】本実施例によれば、Ｓｉ基板１から突出し
ている分離絶縁膜３の側面に側壁膜５ｂを形成する時点
で、下地に第１のストッパー膜としてＳｉＮがあること
で、第１の酸化膜２が減少するのを防ぐことが可能にな
る。また、膜厚の薄い第１のストッパー膜４が、ふっ酸
を含むエッチング液でエッチングされないことで、分離
絶縁膜３と側壁膜５ｂを等方性エッチングした時点で、
分離絶縁膜３は、第１のストッパー膜４の膜厚と同程度
の高さの突出量になる。つまり、第１のストッパー膜４
を薄く設定することで、窪み７の量を制御性よく低減す
る事が可能になる。
ている分離絶縁膜３の側面に側壁膜５ｂを形成する時点
で、下地に第１のストッパー膜としてＳｉＮがあること
で、第１の酸化膜２が減少するのを防ぐことが可能にな
る。また、膜厚の薄い第１のストッパー膜４が、ふっ酸
を含むエッチング液でエッチングされないことで、分離
絶縁膜３と側壁膜５ｂを等方性エッチングした時点で、
分離絶縁膜３は、第１のストッパー膜４の膜厚と同程度
の高さの突出量になる。つまり、第１のストッパー膜４
を薄く設定することで、窪み７の量を制御性よく低減す
る事が可能になる。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
素子分離領域端部に窪みが発生せず、平坦な素子分離領
域を形成することができるため、ゲート配線等の加工を
容易にし、また、素子領域端部での電界集中による素子
特性が劣化を防止することができるという効果を奏す
る。
素子分離領域端部に窪みが発生せず、平坦な素子分離領
域を形成することができるため、ゲート配線等の加工を
容易にし、また、素子領域端部での電界集中による素子
特性が劣化を防止することができるという効果を奏す
る。
【００４３】その理由は、以下に示すとおりである。
【００４４】すなわち、従来方法では、ＳｉＯ2をＣＭ
Ｐ法で除去する場合、ストッパー膜もある程度除去され
る。そのため、その膜厚をあまりに薄くすると、ＣＭＰ
時に第１の酸化膜または下地のＳｉ基板にダメージを与
えてしまう。一方、ストッパー膜を厚くすると、ストッ
パー膜除去後の分離絶縁膜の基板表面からの突出量が大
きくなり、分離絶縁膜のエッチング後の素子領域端部で
の窪みも大きくかつ深くなる。つまり、ストッパー膜除
去後、基板から突き出した分離絶縁膜の側面は、等方性
エッチングのため、突出量を減少させようとすると、そ
の分エッチングされて窪みが大きくなる。
Ｐ法で除去する場合、ストッパー膜もある程度除去され
る。そのため、その膜厚をあまりに薄くすると、ＣＭＰ
時に第１の酸化膜または下地のＳｉ基板にダメージを与
えてしまう。一方、ストッパー膜を厚くすると、ストッ
パー膜除去後の分離絶縁膜の基板表面からの突出量が大
きくなり、分離絶縁膜のエッチング後の素子領域端部で
の窪みも大きくかつ深くなる。つまり、ストッパー膜除
去後、基板から突き出した分離絶縁膜の側面は、等方性
エッチングのため、突出量を減少させようとすると、そ
の分エッチングされて窪みが大きくなる。
【００４５】これに対して、第１の実施例では、ストッ
パー膜の膜厚を厚くしても、ストッパー膜除去前に分離
絶縁膜を所定の量だけエッチングするために、分離絶縁
膜の突出量を低減することができ、従って、窪み量を緩
和することが可能となるからである。
パー膜の膜厚を厚くしても、ストッパー膜除去前に分離
絶縁膜を所定の量だけエッチングするために、分離絶縁
膜の突出量を低減することができ、従って、窪み量を緩
和することが可能となるからである。
【００４６】また、第２の実施例では、更に、熱処理に
よる緻密化で分離絶縁膜のエッチングレートを減少させ
ることによって、ストッパー膜除去前の分離絶縁膜のエ
ッチング量を多くすることができ、分離絶縁膜の基板か
らの突出量は、更に小さくすることができるからであ
る。
よる緻密化で分離絶縁膜のエッチングレートを減少させ
ることによって、ストッパー膜除去前の分離絶縁膜のエ
ッチング量を多くすることができ、分離絶縁膜の基板か
らの突出量は、更に小さくすることができるからであ
る。
【００４７】また、第３の実施例では、突出した分離絶
縁膜の側面に側壁膜を形成することで、等方性エッチン
グのマージンを広げることができ、従って、素子分離領
域端部の窪みを浅くすることができるからである。
縁膜の側面に側壁膜を形成することで、等方性エッチン
グのマージンを広げることができ、従って、素子分離領
域端部の窪みを浅くすることができるからである。
【００４８】更に、第４の実施例では、基板から突出し
ている分離絶縁膜の側面に側壁を形成する時点で、下地
にＳｉＮからなる第１のストッパー膜があるため、第１
の第１の酸化膜が減少することを防ぐことが可能にな
る。従って、膜厚の薄い第１のストッパー膜がふっ酸を
含むエッチング液でエッチングされないことで、分離絶
縁膜と側壁膜を等方性エッチングした時点で、分離絶縁
膜は、第１のストッパー膜厚と同程度の高さの突出量に
なるため、第１のストッパー膜を薄く設定することで、
窪み量を制御性よく低減する事が可能になるからであ
る。
ている分離絶縁膜の側面に側壁を形成する時点で、下地
にＳｉＮからなる第１のストッパー膜があるため、第１
の第１の酸化膜が減少することを防ぐことが可能にな
る。従って、膜厚の薄い第１のストッパー膜がふっ酸を
含むエッチング液でエッチングされないことで、分離絶
縁膜と側壁膜を等方性エッチングした時点で、分離絶縁
膜は、第１のストッパー膜厚と同程度の高さの突出量に
なるため、第１のストッパー膜を薄く設定することで、
窪み量を制御性よく低減する事が可能になるからであ
る。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図２】本発明の第２の実施例に係る半導体装置の製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図３】本発明の第３の実施例に係る半導体装置の製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図４】本発明の第４の実施例に係る半導体装置の製造
方法を模式的に説明するための工程断面図である。
方法を模式的に説明するための工程断面図である。
【図５】従来の半導体装置の製造方法を模式的に説明す
るための工程断面図である。
るための工程断面図である。
１ Ｓｉ基板 ２ 第１の酸化膜 ３ 分離絶縁膜 ３ａ 緻密化した分離絶縁膜 ４ ストッパー膜 ５ａ、５ｂ 側壁膜 ６ 第２の酸化膜 ７ 窪み
Claims (7)
- 【請求項１】(ａ)シリコン基板上に第１のシリコン酸化
膜とストッパ膜としてのシリコン窒化膜を順次成膜する
工程と、 (ｂ)フォトリソグラフィー工程およびエッチング工程に
より前記第１のシリコン酸化膜と前記ストッパ膜に開孔
を形成する工程と、 (ｃ) 前記第１のシリコン酸化膜と前記ストッパ膜をマ
スクとして溝を形成する工程と、 (ｄ)前記溝内部をシリコン酸化膜からなる分離絶縁膜で
埋設する工程と、 (ｅ)ＣＭＰ法により、前記ストッパ膜が露出するまで前
記分離絶縁膜を除去する工程と、 (ｆ)前記ストッパ膜をエッチングにより除去する工程
と、 (ｇ)前記基板上に突出した前記分離絶縁膜及び第１のシ
リコン酸化膜をシリコン基板表面が露出するまでエッチ
ングする工程、を含む半導体装置の製造方法であって、 前記(ｅ)の工程後、前記(ｆ)の工程前に、前記分離絶縁
膜を所定の厚さだけ選択的にエッチングすることを特徴
とする半導体装置の製造方法。 - 【請求項２】(ａ)シリコン基板上に第１のシリコン酸化
膜とストッパ膜としてのシリコン窒化膜を順次成膜する
工程と、 (ｂ)フォトリソグラフィー工程およびエッチング工程に
より前記第１のシリコン酸化膜と前記ストッパ膜に開孔
を形成する工程と、 (ｃ) 前記第１のシリコン酸化膜と前記ストッパ膜をマ
スクとして溝を形成する工程と、 (ｄ)前記溝内部をシリコン酸化膜からなる分離絶縁膜で
埋設する工程と、 (ｅ)ＣＭＰ法により、前記ストッパ膜が露出するまで前
記分離絶縁膜を除去する工程と、 (ｆ)前記ストッパ膜をエッチングにより除去する工程
と、 (ｇ)前記基板上に突出した前記分離絶縁膜及び第１のシ
リコン酸化膜をシリコン基板表面が露出するまでエッチ
ングする工程、を含む半導体装置の製造方法であって、 前記(ｅ)の工程後、前記(ｆ)の工程前に、前記分離絶縁
膜を所定の厚さだけ選択的にエッチングし、前記(ｆ)の
工程後、前記(ｇ)の工程前に、前記基板を熱処理するこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】前記(ｃ)の工程後、前記(ｄ)の工程前に、
前記溝内壁に熱酸化膜を形成することを特徴とする請求
項１または２に記載の半導体装置の製造方法。 - 【請求項４】前記(ｅ)の工程後、前記(ｆ)の工程前に行
う、前記分離絶縁膜のエッチング後の表面位置が、前記
ストッパ膜の底面と略等しいことを特徴とする請求項１
乃至３のいずれか一に記載の半導体装置の製造方法。 - 【請求項５】前記基板の熱処理を、窒素または酸素雰囲
気中で、８００℃以上の温度で行うことを特徴とする請
求項２に記載の半導体装置の製造方法。 - 【請求項６】(ａ)シリコン基板上に第１のシリコン酸化
膜とストッパ膜としてのシリコン窒化膜を順次成膜する
工程と、 (ｂ)フォトリソグラフィー工程およびエッチング工程に
より前記第１のシリコン酸化膜と前記ストッパ膜に開孔
を形成する工程と、 (ｃ) 前記第１のシリコン酸化膜と前記ストッパ膜をマ
スクとして溝を形成する工程と、 (ｄ)前記溝内部をシリコン酸化膜からなる分離絶縁膜で
埋設する工程と、 (ｅ)ＣＭＰ法により、前記ストッパ膜が露出するまで前
記分離絶縁膜を除去する工程と、 (ｆ)前記ストッパ膜をエッチングにより除去する工程
と、 (ｇ)シリコン酸化膜を基板全面に堆積した後、選択的に
除去することにより、前記基板上に突出した前記分離絶
縁膜の側壁に側壁膜を配設する工程と、 (ｈ)前記基板上に突出した前記分離絶縁膜と、前記側壁
膜と、前記第１のシリコン酸化膜と、を前記シリコン基
板表面が露出するまでエッチングする工程、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】(ａ)シリコン基板上に第１のシリコン酸化
膜と、第１のストッパ膜としてのシリコン窒化膜と、第
２のシリコン酸化膜と、第２のストッパ膜としてのシリ
コン窒化膜と、を順次成膜する工程と、 (ｂ)フォトリソグラフィー工程およびエッチング工程に
より前記第１及び前記第２のシリコン酸化膜と、前記第
１及び前記第２のストッパ膜に開孔を形成する工程と、 (ｃ) 前記第１及び前記第２のシリコン酸化膜と、前記
第１及び前記第２のストッパ膜をマスクとして溝を形成
する工程と、 (ｄ)前記溝内部をシリコン酸化膜からなる分離絶縁膜で
埋設する工程と、 (ｅ)ＣＭＰ法により、前記第２のストッパ膜が露出する
まで前記分離絶縁膜を除去する工程と、 (ｆ)前記第２のストッパ膜をエッチングにより除去する
工程と、 (ｇ)前記シリコン基板全面にシリコン酸化膜を成膜した
後、選択的に除去することにより、前記基板上に突出し
た前記分離絶縁膜の側壁に側壁膜を配設する工程と、 (ｈ)等方性エッチング法により前記分離絶縁膜および前
記側壁膜を除去し、前記分離絶縁膜の表面高さが前記第
１のストッパ膜表面と同程度の高さにする工程と、 (ｉ)前記第１のストッパ膜を選択的にエッチング除去す
る工程と、 (ｊ)前記基板上に突出した前記分離絶縁膜と、第１のシ
リコン酸化膜と、をシリコン基板表面が露出するまでエ
ッチングする工程、を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP15838698A JP3178416B2 (ja) | 1998-05-22 | 1998-05-22 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340315A true JPH11340315A (ja) | 1999-12-10 |
| JP3178416B2 JP3178416B2 (ja) | 2001-06-18 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178416B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429136B2 (en) | 2000-01-21 | 2002-08-06 | Nec Corporation | Method for forming a shallow trench isolation structure in a semiconductor device |
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| CN111952243A (zh) * | 2020-08-24 | 2020-11-17 | 浙江集迈科微电子有限公司 | 一种凹槽芯片嵌入工艺 |
-
1998
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| US7947567B2 (en) | 2006-09-29 | 2011-05-24 | Fujitsu Semiconductor Limited | Method of fabricating a semiconductor device with reduced oxide film variation |
| US8513058B2 (en) | 2010-02-03 | 2013-08-20 | Renesas Electronics Corporation | Semiconductor device and method for producing the same |
| CN111952243A (zh) * | 2020-08-24 | 2020-11-17 | 浙江集迈科微电子有限公司 | 一种凹槽芯片嵌入工艺 |
| CN111952243B (zh) * | 2020-08-24 | 2023-04-07 | 浙江集迈科微电子有限公司 | 一种凹槽芯片嵌入工艺 |
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| JP3178416B2 (ja) | 2001-06-18 |
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