JP2006319164A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】部分・完全分離併用技術を用いて素子分離する絶縁分離構造を製造しても、絶縁 離されたＳＯＩ層に形成される半導体素子として良好な特性が得られる半導体装置を製造することができる、半導体装置の製造方法を得る。
【解決手段】パターニングしたレジスト８及びトレンチマスクＴＭ１をマスクとして、内壁酸化膜７及びＳＯＩ層３に対するエッチングを行い、ＳＯＩ層３を貫通して埋込絶縁膜２に到達する完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部が除去されるが、ＣＶＤ酸化膜６によってシリコン窒化膜５は保護されるため、シリコン窒化膜５の膜厚は一定に保たれる。その後、レジスト８を除去し、全面に分離酸化膜を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の膜厚で規定される高さで分離酸化膜９を膜厚精度良く平坦化する。
【選択図】図４

Description

この発明は、ＳＯＩ構造の半導体装置の製造方法に関するものである。

ＳＯＩ(Silicon-On-Insulator)デバイスと呼ばれる半導体装置は、高速・低消費デバイスとして最近注目されている。

このＳＯＩデバイスは、ＳＯＩ層とシリコン基板との間に埋め込み酸化膜をはさんだＳＯＩ構造のＳＯＩ基板に作られる。従来、ＳＯＩ素子（ＳＯＩ構造のＳＯＩ層に形成されるトランジスタ等の（半導体）素子）は、ＳＯＩ層のＳｉ（シリコン）を貫通し、埋め込み酸化膜にかけて形成される素子分離用酸化膜によって完全分離されていた。

この完全分離技術は、素子が他の素子から電気的に完全に絶縁されているため、ラッチアップフリー（ラッチアップが生じない）、ノイズに強い等の特長がある。しかし、トランジスタが電気的にフロ−ティングな状態で動作するため、遅延時間に周波数依存性が生じたり、ドレイン電流−ドレイン電圧特性でハンプが生じるキンク効果等といった基板フロ−ティング効果が生じてしまう問題があった。この基板フローティング効果を抑制するため、分離酸化膜（部分酸化膜）を埋め込み酸化膜に接しないよう上層部に形成し、下層部のＳＯＩ層の一部とともに部分分離領域を構成し、部分分離領域で素子分離された領域に設けたボディ領域にボディ端子を設けることにより、部分酸化膜下のＳＯＩ層を介して基板電位（ボディ電位）を固定できる部分分離(Partial Trench Isolation(PTI))技術が有効である。この部分分離技術を開示した文献として例えば非特許文献１がある。

ところが部分分離技術では、完全分離技術のメリットであったラッチアップフリーというメリットをこの部分分離技術では失ってしまうという問題点があった。そこで、部分分離技術及び完全分離技術双方のメリットを合わせもつ部分分離・完全分離併用(Hybrid Trench Isolation)技術が開発された。この部分・完全分離併用技術を開示した文献として例えば非特許文献２が挙げられる。

Y.Hirano et.al,"Bulk-Layout-Compatible 0.18um SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI),1999 IEEE International SOI Confernce",Oct.1999,p.131-132 S.Maeda et.al,"Impact of 0.18um SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF/Anarog Applicaion" 2000 Symposium on VLSI Technology Digest of Technical Papers,p.154-155

しかしながら、部分・完全分離併用技術を用いてＳＯＩ構造の半導体装置を製造すると、分離酸化膜等の（部分，完全）分離絶縁膜の膜厚に生じるバラツキ、絶縁分離されたＳＯＩ層のエッジ部に急峻度合等の影響により、ＳＯＩ層に形成されるトランジスタ等の半導体素子の特性が悪化してしまうという問題点があった。

この発明は上記問題点を解決するためになされたもので、部分・完全分離併用技術を用いて素子分離する絶縁分離構造を製造しても、絶縁分離されたＳＯＩ層に形成される半導体素子として良好な特性が得られる半導体装置を製造することができる、半導体装置の製造方法を得ることを目的とする。

この発明に係る請求項１記載の半導体装置の製造方法は、(a) 半導体基板、埋込絶縁膜及びＳＯＩ層の積層構造からなるＳＯＩ基板の前記ＳＯＩ層上に下敷き絶縁膜を形成し、前記下敷き絶縁膜上にトレンチマスクを形成するステップを備え、前記トレンチマスクは第１のマスク層と前記第１のマスク層上に形成された第２のマスク層とを含み、(b) 前記トレンチマスクをマスクとして、前記下敷き絶縁膜と前記ＳＯＩ層の上層部の一部とを除去し、所定数の第１のトレンチを形成するステップと、(c) 前記トレンチマスク及びパターニングされたレジストをマスクとして、前記所定数の第１のトレンチのうちの少なくとも一つの下方の前記ＳＯＩ層を貫通させることにより、前記埋込絶縁膜に到達する少なくとも一つの第２のトレンチを形成するステップと、(d) 前記レジストを除去後、前記第１及び第２のトレンチ内に分離用絶縁膜を埋め込んだ後、前記第１のマスク層を研磨ストッパとしてＣＭＰ処理を施し、前記第１のマスク層の膜厚で規定される膜厚で前記分離用絶縁膜を平坦化するとともに、前記第２のマスク層を除去するステップと、(e) 前記分離用絶縁膜の形成高さが前記ＳＯＩ層の高さと同程度になるように前記分離用絶縁膜を一部除去した後、前記第１のマスク層を除去するステップとを備えている。

この発明における請求項１記載の半導体装置の製造方法は、ステップ(c) の第２のトレンチの形成時に、研磨ストッパとなる第１のマスク層の上層は第２のマスク層によって保護されているため、ステップ(c) の実行時において第１のマスク層の膜厚の均一性は維持される。

したがって、ステップ(d) で行う、第１のマスク層を研磨ストッパとしてＣＭＰ処理によって、分離用絶縁膜の均一性を保ちながら平坦化することができるため、ステップ(e) 実行後に第１のトレンチに埋め込まれる分離用絶縁膜によって得られる部分分離領域と第１及び第２のトレンチに埋め込まれる分離用絶縁膜によって得られる完全分離領域とからなる部分・完全分離併用分離構造を精度良く得ることができる。

その結果、上記部分・完全分離併用分離構造によって絶縁分離されたＳＯＩ層に形成される半導体素子として良好な特性を得ることができる効果を奏する。

＜実施の形態１＞
（製造方法の内容）
図１〜図６はこの発明の実施の形態１である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態１の製造方法について説明する。

まず、図１に示すように、半導体基板１、埋込絶縁膜２及びＳＯＩ層３の順に形成され、これら半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、シリコン窒化膜５（第１のマスク層）及びＣＶＤ（Chemical Vapor Deposition）酸化膜６（第２のマスク層）を順次全面に形成した後、シリコン窒化膜５及びＣＶＤ酸化膜６に対して写真製版工程等を用いてパターニングを行い、パターニングされたシリコン窒化膜５及びＣＶＤ酸化膜６からなる２層構造のトレンチマスクＴＭ１を得る。

なお、ＳＯＩ層３の膜厚としては例えば８０ｎｍ程度、シリコン酸化膜４の膜厚としては例えば１０ｎｍ程度、シリコン窒化膜５の膜厚としては例えば７０ｎｍ程度、ＴＥＯＳ(tetraethyl orthosilicate)膜等のＣＶＤ酸化膜６の膜厚としては例えば７０ｎｍ程度が考えられる。ただし、シリコン酸化膜４はトレンチマスクＴＭ１形成時に上層部が一部除去される。

その後、図２に示すように、トレンチマスクＴＭ１をマスクとして、シリコン酸化膜４に対する１回目のドライエッチング、ＳＯＩ層３の上層部に対する２回目のドライエッチングをそれぞれ施して、所定数の分離用トレンチ２１（第１のトレンチ）を形成する。２回目のドライエッチングにおいてＳＯＩ層３は例えば４７ｎｍ程度除去される。なお、１回目のドライエッチングによるシリコン酸化膜４の除去の際、ＣＶＤ酸化膜６の上層部の一部も除去され５０ｎｍ程度となる。

そして、図３に示すように、ＳＯＩ層３の露出面に、熱酸化処理により、例えば１５ｎｍ程度の膜厚の内壁酸化膜７を形成する。その結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

次に、図４に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ１をマスクとして、内壁酸化膜７及びＳＯＩ層３に対するエッチングを行い、ＳＯＩ層３を貫通して埋込絶縁膜２に到達させることにより、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２（第２のトレンチ）を選択的に形成する。このように、所定数の分離用トレンチ２１のうち少なくとも一つの分離用トレンチ２１の下方のＳＯＩ層３を貫通して完全分離用トレンチ２２を得る。

このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部が除去される（図４の例では２０ｎｍ程度の深さで除去されている）が、ＣＶＤ酸化膜６下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。なお、ＣＶＤ酸化膜６及びシリコン窒化膜５のトレンチマスクＴＭ１のエッジによって、完全分離用トレンチ２２の形成位置を規定する場合は、図４に示すように、ＣＶＤ酸化膜６の一部上にレジスト８が形成されない。

その後、図５に示すように、レジスト８を除去し、全面に分離酸化膜９を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ（Cemical Mechanical Polishing）処理（正確にはシリコン窒化膜５を研磨ストッパとして若干オーバー研磨する処理）を施すことにより、シリコン窒化膜５の膜厚で規定される高さで分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の膜厚は均一に保たれているため、研磨ストッパとして有効に働く。したがって、分離酸化膜９は膜厚精度良く平坦化される。

なお、シリコン窒化膜５上のＣＶＤ酸化膜６は分離酸化膜９とはほぼ同じ研磨レートであるため、ＣＭＰ処理時に全て除去される。その結果、分離酸化膜９は膜厚が均一に保たれる。すなわち、部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ４１で均一に保たれ、完全分離領域４２における分離酸化膜９の膜厚は分離酸化膜厚ｄ４２で均一に保たれる。

その後、図６に示すように、分離酸化膜９とＳＯＩ層３の表面との段差を調整するためのフッ酸により酸化膜エッチングを行った後、シリコン窒化膜５を除去して、部分・完全分離併用技術を用いて素子分離する絶縁分離構造が完成する。上記絶縁分離構造において、部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ１で均一に保たれ、完全分離領域４２における分離酸化膜９の膜厚は分離酸化膜厚ｄ２で均一に保たれるとともに、部分分離領域４１における分離酸化膜９の底面下並びに部分分離領域４１及び完全分離領域４２における分離酸化膜９，ＳＯＩ層３間にはＳＯＩ層３の残存酸化膜７ａが残存する。

（実施の形態１の効果）
図４３〜図４５は実施の形態１との比較用の従来の部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法の一部を示す断面図である。図４３〜図４５は実施の形態１の図４〜図６で示す工程に対応する。

従来は、トレンチマスクとしてシリコン窒化膜５のみを用いることが一般的であった。したがって、内壁酸化膜７を形成する工程まで（実施の形態１の図１〜図３で示す工程）は、シリコン窒化膜５上にＣＶＤ酸化膜６が形成されていない点を除き、実施の形態１の図１〜図３で示す工程と同様な工程を経ることになる。

その後、図４３に示すように、パターニングしたレジスト８及びシリコン窒化膜５をマスクとして、内壁酸化膜７及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないシリコン窒化膜５の一部が除去され、膜厚の均一性が失われる。

その後、図４４に示すように、レジスト８を除去し、全面に分離酸化膜９を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の膜厚で規定される高さで分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の一部が除去された断面形状を呈しているため、オーバー研磨量ｐ１を最大値としたオーバー研磨領域４４が形成されてしまう結果、分離酸化膜９の膜厚の均一性が阻害される。

その後、図４５に示すように、分離酸化膜９とＳＯＩ層３の表面との段差を調整する酸化膜エッチングを行った後、シリコン窒化膜５を除去する。その結果、オーバー研磨領域４４における部分分離領域４１の分離酸化膜９の膜厚は分離酸化膜厚ｄ５１であるのに対し、オーバー研磨領域４４外の部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ５２（＞ｄ５１）となり、均一性が阻害される。さらに、オーバー研磨領域４４内のＳＯＩ層端部近傍領域２７と、オーバー研磨領域４４外のＳＯＩ層端部近傍領域２８とでは、ＳＯＩ層３のエッジ部の分離酸化膜９の形状が異なってしまう。このように、分離酸化膜９の膜厚，形状に不均一性が生じると、ＳＯＩ層３に例えばトランジスタを形成した場合、トランジスタ特性にバラツキが生じてしまう不具合を有することになる。

さらに、オーバー研磨領域４４において、分離酸化膜９,９間のＳＯＩ層３のエッジ部が完全に露出してしまうため、図４５で示すＳＯＩ層３の横方向の幅をチャネル幅とするＭＯＳＦＥＴを形成した場合、ＳＯＩ層３のエッジ部はゲート電界集中により局所的にトランジスタの閾値電圧の低下をもたらすという、寄生ＭＯＳＦＥＴ現象が生じる。このような寄生ＭＯＳＦＥＴ現象が生じると、ＭＯＳトランジスタ特性のバラツキとともに、狭チャネル効果によってトランジスタの閾値電圧の制御性を劣化させてしまう。

一方、実施の形態１の半導体装置の製造方法によれば、シリコン窒化膜５を保護するＣＶＤ酸化膜６の存在により、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、図４４に示したようなオーバー研磨領域４４が生じることはなく、上述したように、最終的に形成される分離酸化膜９の膜厚及び形状を均一に保つことができるため、図６で示すＳＯＩ層３の横方向の幅をチャネル幅とするＭＯＳＦＥＴを形成しても、上記した寄生ＭＯＳＦＥＴ現象や狭チャネル効果は生じないため、トランジスタ特性のバラツキを大幅に減少させることができる。

さらに、図６に示すように、ＳＯＩ層３，分離酸化膜９間のＳＯＩ層端部近傍領域２３において、残存酸化膜７ａがＳＯＩ層３の形成高さと同程度にまで形成されるため、ＳＯＩ層３のエッジ部での露出状態が改善される結果、ＳＯＩ層３内にトランジスタを形成した場合において良好なトランジスタ特性のトランジスタを得ることができるという効果も奏する。

実施の形態１では、最上層がＣＶＤ酸化膜６のトレンチマスクＴＭ１を示したが、最上層をポリシリコン層で形成しても同様な効果を奏する。

＜実施の形態２＞
（製造方法の内容）
図７〜図１２はこの発明の実施の形態２である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態２の製造方法について説明する。

まず、図７に示すように、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０（酸化用マスク層）、シリコン窒化膜５及びＣＶＤ酸化膜６を全面に形成した後、ポリシリコン層１０、シリコン窒化膜５及びＣＶＤ酸化膜６に対して写真製版工程等を用いてパターニングを行い、パターニングされたポリシリコン層１０、シリコン窒化膜５及びＣＶＤ酸化膜６からなる３層構造のトレンチマスクＴＭ２を得る。なお、ポリシリコン層１０の膜厚としては例えば５０ｎｍ程度の膜厚が考えられる。

その後、図８に示すように、トレンチマスクＴＭ２をマスクとしてシリコン酸化膜４及びＳＯＩ層３の上層部をそれぞれに対し、実施の形態１と同様、１回目及び２回目のドライエッチングをそれぞれ施して分離用トレンチ２１を形成する。なお、１回目のドライエッチングにおけるシリコン酸化膜４の除去の際、ＣＶＤ酸化膜６の上層部の一部も除去される。

そして、図９に示すように、熱酸化処理により。ＳＯＩ層３の露出面及びポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。その結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

次に、図１０に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ２をマスクとして、内壁酸化膜１１及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部が除去される（図１０の例では２０ｎｍ程度の深さで除去されている）が、ＣＶＤ酸化膜６下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

その後、図１１に示すように、レジスト８を除去し、全面に分離酸化膜９を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の膜厚で規定される高さで分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の膜厚は均一に保たれているため、研磨ストッパとして有効に働く。

なお、シリコン窒化膜５上のＣＶＤ酸化膜６は分離酸化膜９とほぼ同じ研磨レートであるため、ＣＭＰ処理時に全て除去される。その結果、実施の形態１と同様、分離酸化膜９は膜厚が均一に保たれる。

その後、図１２に示すように、分離酸化膜９とＳＯＩ層３の表面との段差を調整するため、フッ酸による酸化膜エッチングを行った後、シリコン窒化膜５及びポリシリコン層１０を除去することにより、部分・完全分離併用の絶縁分離構造が完成する。その結果、実施の形態１と同様、実施の形態２の絶縁分離構造は、部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ１で均一に保たれ、完全分離領域４２における分離酸化膜９の膜厚は分離酸化膜厚ｄ２で均一に保たれる。

さらに、内壁酸化膜１１の形成時に、ポリシリコン層１０の側面にも熱酸化膜として内壁酸化膜１１が形成されており、この熱酸化膜（内壁酸化膜１１）は、分離酸化膜９に比べフッ酸に対するエッチングレートが小さいため、分離酸化膜９及びシリコン酸化膜４の除去時に行われるフッ酸によるエッチング後においても、ＳＯＩ層３のＳＯＩ層端部近傍領域２３に残存酸化膜１１ａが除去されることなく形成される。

なお、実施の形態２では、トレンチマスクＴＭ２の最下層に酸化用マスク層としてポリシリコン層１０を用いた例を示したが、シリコン酸化膜４に対するエッチングにおける選択比が大きくとれ、熱酸化処理時に側面が酸化される、例えば、アモルファスシリコン等を用いて代用することができる。

（実施の形態２の効果）
実施の形態２の半導体装置の製造方法によれば、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、オーバー研磨領域４４（図４４参照）が生じることはなく、最終的に形成される分離酸化膜９の膜厚及び形状を均一に形成することができる。その結果、実施の形態１と同様に、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させることができる効果を奏する。

さらに、ＳＯＩ層３，分離酸化膜９間のＳＯＩ層端部近傍領域２３において、残存酸化膜１１ａがＳＯＩ層３の形成高さを若干超えて残存するため、ＳＯＩ層３のエッジ部での露出状態が実施の形態１以上に改善される結果、ＳＯＩ層３内にトランジスタを形成した場合において、より良好なトランジスタ特性のトランジスタを得るとともに、上述した寄生ＭＯＳＦＥＴ現象による低閾値電圧化を抑えることができる効果を奏する。

＜実施の形態３＞
（製造方法の内容）
図１３〜図１８はこの発明の実施の形態３である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態３の製造方法について説明する。

まず、図１３に示すように、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、実施の形態２と同様、パターニングされたポリシリコン層１０、シリコン窒化膜５及びＣＶＤ酸化膜６からなる３層構造のトレンチマスクＴＭ２を得る。

その後、図１４に示すように、トレンチマスクＴＭ２をマスクとしてシリコン酸化膜４のみに対するフッ酸によるウェットエッチングを行い、シリコン酸化膜４のみを除去する。上記ウェットエッチングはドライエッチングに比べ、ＳＯＩ層３との選択比を大きく取れるため、ドライエッチングのようにシリコン酸化膜４のエッチングの際にＳＯＩ層３の一部が除去されることはない。一方、上記ウェットエッチング時にＣＶＤ酸化膜６も一部後退する（除去される）後退現象が生じる。

ＣＶＤ酸化膜６の後退現象については、ＣＶＤ酸化膜６の堆積後に高温アニールすると上記ウェットエッチングに対するエッチングレートが小さくなるため、後退量の低減化を図ることができる。なお、高温アニールとしては、９００℃〜１１００℃程度で３０分〜２時間程度の処理でエッチングレートを十分小さくすることができる。なお、高温アニール処理の温度の高温化、処理時間の長時間化を図ることにより、上記したウェットエッチングにおけるエッチングレートは熱酸化膜と同程度に小さくなるが、製造工程のスループットや装置上の制約等から適宜、条件を検定することが望まれる。

その後、図１５に示すように、トレンチマスクＴＭ２及びシリコン酸化膜４をマスクとしてＳＯＩ層３の上層部のみをドライエッチングして分離用トレンチ２１を形成する。この際、シリコン窒化膜５の周辺部の上層が一部除去される。

上述したように、シリコン酸化膜４に対するウェットエッチング際にＳＯＩ層３の一部が除去されることはないため、図１５に示すＳＯＩ層３に対するドライエッチング時の除去量によってのみ分離用トレンチ２１のトレンチ深さが規定されるため、分離用トレンチ２１の深さ制御性が向上する。

そして、図１６に示すように、熱酸化処理により、ＳＯＩ層３の露出面及びポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。その結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

その後、図１７に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ２をマスクとして、内壁酸化膜１１及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部がさらに除去され（図１７の例では２０ｎｍ程度の深さで除去されている）、シリコン窒化膜５の周辺部の極一部が除去されるが、ＣＶＤ酸化膜６の存在により、シリコン窒化膜５の膜厚はほぼ一定に保たれる。

その後、図１８に示すように、レジスト８を除去し、全面に分離酸化膜９を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の最上部の高さで分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の膜厚はほぼ均一に保たれているため、研磨ストッパとして有効に働き、実施の形態１及び実施の形態２と同様、分離酸化膜９は膜厚が均一に保たれる。

その後、図示しないが、分離酸化膜９とＳＯＩ層３の表面との段差を調整するため、フッ酸による酸化膜エッチングを行った後、シリコン窒化膜５及びポリシリコン層１０を除去することにより、部分・完全分離併用の絶縁分離構造が完成する。その結果、実施の形態１及び実施の形態２と同様、実施の形態３の分離構造は、部分分離領域４１及び完全分離領域４２における分離酸化膜９の膜厚を均一に形成することができる。

（実施の形態３の効果）
実施の形態３の半導体装置の製造方法によれば、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚はほぼ均一であるため、実施の形態１及び実施の形態２と同様、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させることができる効果を奏する。

さらに、実施の形態３の製造方法で得られる分離構造は、実施の形態２と同様、ＳＯＩ層３のエッジ部での露出状態が実施の形態１以上に改善される結果、ＳＯＩ層３内にトランジスタを形成した場合において、より良好なトランジスタ特性のトランジスタを得るとともに、上述した寄生ＭＯＳＦＥＴ現象による低閾値電圧化を抑えることができる効果を奏する。

加えて、実施の形態３では、図１４及び図１５に示すように、シリコン酸化膜４の除去工程（図１４）をＳＯＩ層３との選択比が大きいウェットエッチングで行うため、このウェットエッチング時にＳＯＩ層３を除去することなくシリコン酸化膜４のみを確実に除去することができる。その結果、その後に行われるＳＯＩ層３に対するドライエッチングによる上層部のドライエッチング除去工程（図１５）によってのみ分離用トレンチ２１の形成深さを規定することができるため、ＳＯＩ層３のトレンチ深さ制御性が向上するという効果を奏する。

＜実施の形態４＞
（製造方法の内容）
図１９〜図２４はこの発明の実施の形態４である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態４の製造方法について説明する。

まず、図１９に示すように、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０、シリコン窒化膜５及びポリシリコン層１２を順次堆積した後、ポリシリコン層１２及びシリコン窒化膜５をまずパターニングする。なお、ポリシリコン層１２の膜厚としては例えば１６０ｎｍ程度の膜厚が考えられる。

その後、図２０に示すように、ポリシリコン層１０に対するパターニングをさらに行い、パターニングされたポリシリコン層１０、シリコン窒化膜５及びポリシリコン層１２（第２のマスク層）からなるトレンチマスクＴＭ３を得る。ポリシリコン層１０に対するパターニングの際、ポリシリコン層１２の上層部も一部除去される。

その後、図２０に示すように、トレンチマスクＴＭ３をマスクとして、実施の形態３と同様、シリコン酸化膜４のみに対するフッ酸によるウェットエッチングを行い、シリコン酸化膜４のみを除去する。このとき、トレンチマスクＴＭ３の最上層部はポリシリコン層１２であるため、実施の形態３のＣＶＤ酸化膜６のような後退現象は生じない。

その後、図２１に示すように、実施の形態３と同様、トレンチマスクＴＭ３及びシリコン酸化膜４をマスクとしてＳＯＩ層３の上層部のみをエッチングして分離用トレンチ２１を形成する。この際、ポリシリコン層１２の上層部も一部除去される。

そして、図２２に示すように、熱酸化処理により、ＳＯＩ層３の露出面及びポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。この際、ポリシリコン層１２の上面及び底面にも内壁酸化膜１３が形成される。その結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

その後、図２３に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ３をマスクとして、内壁酸化膜１１及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていない内壁酸化膜１３及びポリシリコン層１２の一部がに除去される（図２３の例では３９ｎｍ程度の深さでポリシリコン層１２が除去されている）が、ポリシリコン層１２下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

その後、図２４に示すように、レジスト８を除去し、全面に分離酸化膜９を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の膜厚で規定される高さで分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の膜厚は均一に保たれているため、研磨ストッパとして有効に働き、実施の形態１〜実施の形態３と同様、分離酸化膜９は膜厚が均一に保たれる。

その後、図示しないが、分離酸化膜９とＳＯＩ層３の表面との段差を調整するため、フッ酸による酸化膜エッチングを行った後、シリコン窒化膜５及びポリシリコン層１０を除去することにより、部分・完全分離併用の絶縁分離構造が完成する。その結果、実施の形態１〜実施の形態３と同様、実施の形態４の絶縁分離構造は、部分分離領域４１及び完全分離領域４２における分離酸化膜９の膜厚を均一に形成することができる。

（実施の形態４の効果）
実施の形態４の半導体装置の製造方法によれば、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、実施の形態１〜実施の形態３と同様、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させることができる効果を奏する。

さらに、実施の形態２及び実施の形態３と同様、ＳＯＩ層３のエッジ部での露出状態が実施の形態１以上に改善される結果、ＳＯＩ層３内にトランジスタを形成した場合において、より良好なトランジスタ特性のトランジスタを得るとともに、上述した寄生ＭＯＳＦＥＴ現象による低閾値電圧化を抑えることができる効果を奏する。

加えて、図２０及び図２１に示すように、シリコン酸化膜４の除去工程（図２０）をウェットエッチングで行い、ＳＯＩ層３の上層部の除去工程（図２１）をドライエッチングで行うことにより、実施の形態３と同様、ＳＯＩ層３のトレンチ深さ制御性が向上する効果を奏する。

さらに加えて、トレンチマスクＴＭ３の最上層に、シリコン酸化膜４に対するウェットエッチングにおける選択比が大きいポリシリコン層１２を用いることにより、シリコン酸化膜４のウェットエッチング時にポリシリコン層１２に対する後退現象が生じない分、実施の形態３に比べシリコン窒化膜５の膜厚の均一性のさらなる向上を図れ、上述したトランジスタ特性のバラツキに関し実施の形態３以上の減少を図ることができる効果を奏する。

＜実施の形態５＞
（製造方法の内容）
図２５〜図２７はこの発明の実施の形態５である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態５の製造方法について説明する。

まず、図２５に示すように、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、実施の形態１と同様、パターニングされたシリコン窒化膜５及びＣＶＤ酸化膜６からなる２層構造のトレンチマスクＴＭ１を得た後、実施の形態１と同様、トレンチマスクＴＭ１をマスクとしてシリコン酸化膜４及びＳＯＩ層３の上層部に対し１回目及び２回目のドライエッチングを施して分離用トレンチ２１を形成する。

この際、ＳＯＩ層３に対するドライエッチング時においてガス混合比等を調整し、高分子膜を堆積させながらエッチングを進めることにより、平面視してＳＯＩ層３の形状をトレンチマスクＴＭ１のシリコン窒化膜５より１０ｎｍ程度外側に突き出させ、かつＳＯＩ層端部近傍領域２４を丸めるという、丸めエッチングを行う。

そして、図２６に示すように、熱酸化処理により、ＳＯＩ層３の露出面に内壁酸化膜１４を形成する。この際、平面視してシリコン窒化膜５より内側にＳＯＩ層３の端部が位置するように（ＳＯＩ層端部近傍領域２５参照）内壁酸化膜１４の膜厚を調整する。同時に、ＣＶＤ酸化膜６の一部が除去されるが、シリコン窒化膜５までは除去されない。

その後、図２７に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ１をマスクとして、内壁酸化膜１４及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部（図２７の例では２５ｎｍ程度の深さでＣＶＤ酸化膜６が除去されている）及びシリコン窒化膜５の極一部が除去されるが、ＣＶＤ酸化膜６の存在によりシリコン窒化膜５の除去は、その膜厚の均一性に影響を与えない程度で済む。

その後、実施の形態１と同様、ＣＭＰ処理による分離酸化膜９の平坦化、分離酸化膜９とＳＯＩ層３の表面との段差を調整するためのフッ酸により酸化膜エッチング処理等を経て、部分・完全分離併用の絶縁分離構造を得る。

（実施の形態５の効果）
実施の形態５の半導体装置の製造方法によれば、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、実施の形態１〜実施の形態４と同様、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させることができる。

さらに、分離用トレンチ２１の形成時において、上述した丸めエッチングを行うことにより、ＳＯＩ層３のエッジ部が丸められているため、ＳＯＩ層の端部においてゲート電界の集中が緩和され、上述した寄生ＭＯＳＦＥＴ現象による閾値電圧を効果的に抑制することができる効果を奏する。

実施の形態５では、最上層がＣＶＤ酸化膜６のトレンチマスクＴＭ１を示したが、最上層をポリシリコン層で形成しても同様の効果を奏する。

＜実施の形態６＞
（製造方法の内容）
図２８〜図３０はこの発明の実施の形態６である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態６の製造方法について説明する。

まず、図２８に示すように、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、シリコン窒化膜５、ポリシリコン層１５の順で堆積した後、シリコン窒化膜５及びポリシリコン層１５をパターニングして、パターニングされたシリコン窒化膜５及びポリシリコン層１５（第２のマスク層）からなる２層構造のトレンチマスクＴＭ４を得る。なお、ポリシリコン層１５の膜厚としては例えば９５ｎｍ程度の膜厚が考えられる。

その後、図２９に示すように、トレンチマスクＴＭ４をマスクとして、フッ酸によるウェットエッチングを用いてシリコン酸化膜４のみをエッチングする。この際、エッチング時間を調整して、トレンチマスクＴＭ４のシリコン窒化膜５下においても、シリコン窒化膜５のエッジからオーバーハング幅ｗ４分、内側にオーバーハングさせる。その結果、シリコン窒化膜５のエッジ部分とＳＯＩ層３との間にはシリコン酸化膜４が形成されない空隙部３５が形成される。

なお、トレンチマスクＴＭ４の最上層はポリシリコン層１５で形成されているため、シリコン酸化膜４に対するエッチング時においてポリシリコン層１５が除去されることはない。

その後、図３０に示すように、トレンチマスクＴＭ４及びシリコン酸化膜４をマスクとしてＳＯＩ層３の上層部のみをエッチングして分離用トレンチ２１を形成する。この際、空隙部３５にエッチャントが回り込むことによりＳＯＩ層３のＳＯＩ層端部近傍領域２６で面取りが進行し、ＳＯＩ層３のエッジ部が丸められる。なお、ＳＯＩ層３の除去の際、ポリシリコン層１５の上層部の一部も除去される。

その後、図示しないが、実施の形態５と同様、完全分離用トレンチを形成し、ＣＭＰ処理による分離酸化膜の平坦化、分離酸化膜とＳＯＩ層３の表面との段差を調整するためのフッ酸により酸化膜エッチング処理等を経て、部分・完全分離併用の絶縁分離構造を得る。

（実施の形態６の効果）
実施の形態６の半導体装置の製造方法によれば、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、実施の形態５と同様、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させるという効果を奏する。

加えて、トレンチマスクＴＭ４の最上層はポリシリコン層１５で形成されているため、シリコン酸化膜４に対するエッチング時においてポリシリコン層１５が除去されることがない分、シリコン窒化膜５の膜厚の均一性がより向上する結果、上記効果を実施の形態５以上に発揮することができる。

さらに、シリコン窒化膜５とＳＯＩ層３との間に空隙部３５が生じるようにシリコン酸化膜４を除去することにより、分離用トレンチ２１の形成時にＳＯＩ層３のエッジ部を丸めることができるため、実施の形態５と同様、ＳＯＩ層の端部においてゲート電界の集中が緩和され、上述した寄生ＭＯＳＦＥＴ現象による閾値電圧低下を効果的に抑制することができる。

＜実施の形態７＞
（製造方法の内容）
図３１〜図３６はこの発明の実施の形態７である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態７の製造方法について説明する。

まず、図３１に示すように、実施の形態１と同様、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、パターニングされたシリコン窒化膜５及びＣＶＤ酸化膜６からなる２層構造のトレンチマスクＴＭ１を得る。なお、トレンチマスクＴＭ１のＣＶＤ酸化膜６の膜厚としては例えば５５ｎｍ程度の膜厚が考えられる。

その後、図３２に示すように、全面にＣＶＤ酸化膜を形成した後、エッチバックすることにより、トレンチマスクＴＭ１の側壁にサイドウォール１６を形成する。この際、ＣＶＤ酸化膜６の上層部及びシリコン酸化膜４も選択的に除去される。さらに、トレンチマスクＴＭ１及びサイドウォール１６をマスクとして、ＳＯＩ層３の上層部をエッチングすることにより分離用トレンチ２１を形成する。この際、ＳＯＩ層３は４３ｎｍ程度除去される。

そして、図３３に示すように、熱酸化処理により、ＳＯＩ層３の露出面に内壁酸化膜１７を形成する。この際、サイドウォール１６下においては上部からの酸化も進行するため、ＳＯＩ層３のエッジ部を覆うように熱酸化膜である内壁酸化膜１７が形成されるため、ＳＯＩ層３のエッジ部が丸められる共に、内壁酸化膜１７のＳＯＩ層３のエッジ部近傍の膜厚が他の領域より厚くなる。このとき、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度になる。

その後、図３４に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ１をマスクとして、内壁酸化膜１７及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部が除去される（図３４の例では２５ｎｍ程度の深さで除去されている）が、ＣＶＤ酸化膜６下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

その後、図３５に示すように、実施の形態１と同様、レジスト８を除去し、ＣＭＰ処理を施して分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の膜厚は均一に保たれているため、研磨ストッパとして有効に働く。

その後、図３６に示すように、分離酸化膜９とＳＯＩ層３の表面との段差を調整するためのフッ酸により酸化膜エッチングを行った後、シリコン窒化膜５を除去した結果、部分・完全分離併用の絶縁分離構造を得る。その結果、部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ１で均一に保たれ、完全分離領域４２における分離酸化膜９の膜厚は分離酸化膜厚ｄ２で均一に保たれるとともに、部分分離領域４１における分離酸化膜９の底面下並びに部分分離領域４１及び完全分離領域４２における分離酸化膜９，ＳＯＩ層３間には残存酸化膜１７ａが残存する。この残存酸化膜１７ａはＳＯＩ層３のエッジ部において厚い膜厚で残存する。

（実施の形態７の効果）
実施の形態７の半導体装置の製造方法によれば、実施の形態１〜実施の形態６と同様、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させることができる。

さらに、内壁酸化膜１７の形成時においてサイドウォール１６が存在するため内壁酸化膜１７のＳＯＩ層３のエッジ部近傍の膜厚が他の領域より厚くなる結果、ＳＯＩ層３，分離酸化膜９間のＳＯＩ層端部近傍領域において、残存酸化膜１７ａがＳＯＩ層３の形成高さを超えて残存するため、ＳＯＩ層３のエッジ部での露出状態が実施の形態１以上に改善される結果、ＳＯＩ層３内にトランジスタを形成した場合において、より良好なトランジスタ特性のトランジスタを得るとともに、上述した寄生ＭＯＳＦＥＴによる低閾値電圧化を抑えることができる効果を奏する。

また、実施の形態７では、トレンチマスクＴＭ１の最上層をＣＶＤ酸化膜６で形成したが、代わりにポリシリコン層を用いても同様な効果を奏する。

＜実施の形態８＞
（製造方法の内容）
図３７〜図４２はこの発明の実施の形態８である、部分・完全分離併用の絶縁分離構造を有する半導体装置の製造方法を示す断面図である。以下、これらの図を参照して実施の形態８の製造方法について説明する。

まず、図３７に示すように、実施の形態１と同様、半導体基板１、埋込絶縁膜２及びＳＯＩ層３からなるＳＯＩ基板のＳＯＩ層３上全面に下敷き酸化膜となるシリコン酸化膜４を形成し、さらに、パターニングされたシリコン窒化膜５及びＣＶＤ酸化膜６からなる２層構造のトレンチマスクＴＭ１を得た後、アンモニア／過酸化水素水等の薬液を用いたＲＣＡ洗浄処理等の前処理を行い、トレンチマスクＴＭ１が形成されていないシリコン酸化膜４を除去した後、熱酸化処理を行いＳＯＩ層３の露出部を酸化し露出面酸化領域１８を得る。露出面酸化領域１８はシリコン酸化膜４より厚い膜厚で形成される。例えば、シリコン酸化膜４の膜厚が１０ｎｍの場合に、１７ｎｍ程度の膜厚の露出面酸化領域１８を形成する。この際、ＣＶＤ酸化膜６は一部後退する。

その後、図３８に示すように、全面にＣＶＤ酸化膜を形成した後、エッチバックすることにより、シリコン窒化膜５の側壁にサイドウォール１９、ＣＶＤ酸化膜６の側壁にサイドウォール２０をそれぞれ形成する。この際、露出面酸化領域１８も選択的に除去され、サイドウォール１９下の露出面酸化領域１８のみが残存露出面酸化領域１８ａとして残存する。さらに、トレンチマスクＴＭ１及びサイドウォール１９，２０をマスクとして、ＳＯＩ層３の上層部をエッチングすることにより分離用トレンチ２１を形成する。

そして、図３９に示すように、熱酸化処理により、ＳＯＩ層３の露出面に内壁酸化膜３１を形成する。その結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。この際、サイドウォール１９下を含めてＳＯＩ層３のエッジ部を覆うように熱酸化膜である内壁酸化膜３１が形成されるため、ＳＯＩ層３のエッジ部が丸められる共に、内壁酸化膜３１のＳＯＩ層３のエッジ部近傍の膜厚が他の領域より厚くなる。ＳＯＩ層３のエッジ部の内壁酸化膜３１の膜厚は残存露出面酸化領域１８ａの影響によって実施の形態７の内壁酸化膜１７の膜厚より厚く形成される。また、サイドウォール２０は後退現象により除去される。

その後、図４０に示すように、パターニングしたレジスト８及びトレンチマスクＴＭ１をマスクとして、内壁酸化膜３１及びＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジスト８が形成されていないＣＶＤ酸化膜６の一部が除去される（図４０の例では２５ｎｍ程度の深さで除去されている）が、ＣＶＤ酸化膜６下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

その後、図４１に示すように、実施の形態１等と同様、レジスト８を除去し、ＣＭＰ処理を施して分離酸化膜９を平坦化する。このとき、シリコン窒化膜５の膜厚は均一に保たれているため、研磨ストッパとして有効に働く。

その後、図４２に示すように、分離酸化膜９とＳＯＩ層３の表面との段差を調整するためのフッ酸により酸化膜エッチングを行った後、シリコン窒化膜５を除去した結果、部分・完全分離併用の絶縁分離構造を得る。その結果、実施の形態１と同様、部分分離領域４１及び完全分離領域４２における分離酸化膜９の膜厚はそれぞれ均一に保たれるとともに、部分分離領域４１における分離酸化膜９の底面下並びに部分分離領域４１及び完全分離領域４２における分離酸化膜９，ＳＯＩ層３間には残存酸化膜３１ａが残存する。この残存酸化膜３１ａはＳＯＩ層３のエッジ部において厚い膜厚で残存する。

（実施の形態８の効果）
実施の形態８の半導体装置の製造方法によれば、実施の形態１〜実施の形態７と同様、完全分離用トレンチ２２の形成後もシリコン窒化膜５の膜厚は均一であるため、ＳＯＩ層３に例えばトランジスタを形成した場合におけるトランジスタ特性のバラツキを大幅に減少させることができる。

さらに、ＳＯＩ層３のエッジ部の内壁酸化膜３１の膜厚は残存露出面酸化領域１８ａの影響によって実施の形態７の内壁酸化膜１７の膜厚より厚く形成される結果、ＳＯＩ層３，分離酸化膜９間のＳＯＩ層端部近傍領域において、残存酸化膜３１ａがＳＯＩ層３の形成高さを超えて他の領域より厚い膜厚で残存するため、ＳＯＩ層３のエッジ部での露出状態が実施の形態１及び実施の形態７以上に改善される。その結果、ＳＯＩ層３内にトランジスタを形成した場合において、より良好なトランジスタ特性のトランジスタを得るとともに、上述した寄生ＭＯＳＦＥＴ現象による低閾値電圧化をより効果的に抑制することができる効果を奏する。

また、実施の形態８では、トレンチマスクＴＭ１の最上層をＣＶＤ酸化膜６で形成したが、代わりにポリシリコン層を用いても同様な効果を奏する。

実施の形態１である半導体装置の製造方法を示す断面図である。 実施の形態１である半導体装置の製造方法を示す断面図である。 実施の形態１である半導体装置の製造方法を示す断面図である。 実施の形態１である半導体装置の製造方法を示す断面図である。 実施の形態１である半導体装置の製造方法を示す断面図である。 実施の形態１である半導体装置の製造方法を示す断面図である。 実施の形態２である半導体装置の製造方法を示す断面図である。 実施の形態２である半導体装置の製造方法を示す断面図である。 実施の形態２である半導体装置の製造方法を示す断面図である。 実施の形態２である半導体装置の製造方法を示す断面図である。 実施の形態２である半導体装置の製造方法を示す断面図である。 実施の形態２である半導体装置の製造方法を示す断面図である。 実施の形態３である半導体装置の製造方法を示す断面図である。 実施の形態３である半導体装置の製造方法を示す断面図である。 実施の形態３である半導体装置の製造方法を示す断面図である。 実施の形態３である半導体装置の製造方法を示す断面図である。 実施の形態３である半導体装置の製造方法を示す断面図である。 実施の形態３である半導体装置の製造方法を示す断面図である。 実施の形態４である半導体装置の製造方法を示す断面図である。 実施の形態４である半導体装置の製造方法を示す断面図である。 実施の形態４である半導体装置の製造方法を示す断面図である。 実施の形態４である半導体装置の製造方法を示す断面図である。 実施の形態４である半導体装置の製造方法を示す断面図である。 実施の形態４である半導体装置の製造方法を示す断面図である。 実施の形態５である半導体装置の製造方法を示す断面図である。 実施の形態５である半導体装置の製造方法を示す断面図である。 実施の形態５である半導体装置の製造方法を示す断面図である。 実施の形態６である半導体装置の製造方法を示す断面図である。 実施の形態６である半導体装置の製造方法を示す断面図である。 実施の形態６である半導体装置の製造方法を示す断面図である。 実施の形態７である半導体装置の製造方法を示す断面図である。 実施の形態７である半導体装置の製造方法を示す断面図である。 実施の形態７である半導体装置の製造方法を示す断面図である。 実施の形態７である半導体装置の製造方法を示す断面図である。 実施の形態７である半導体装置の製造方法を示す断面図である。 実施の形態７である半導体装置の製造方法を示す断面図である。 実施の形態８である半導体装置の製造方法を示す断面図である。 実施の形態８である半導体装置の製造方法を示す断面図である。 実施の形態８である半導体装置の製造方法を示す断面図である。 実施の形態８である半導体装置の製造方法を示す断面図である。 実施の形態８である半導体装置の製造方法を示す断面図である。 実施の形態８である半導体装置の製造方法を示す断面図である。 実施の形態１の効果説明目的の比較用の製造方法を示す断面図である。 実施の形態１の効果説明目的の比較用の製造方法を示す断面図である。 実施の形態１の効果説明目的の比較用の製造方法を示す断面図である。

符号の説明

１ 半導体基板、２ 埋込絶縁膜、３ ＳＯＩ層、４ シリコン酸化膜、５ シリコン窒化膜、６ ＣＶＤ酸化膜、７，１１，１７，３１ 内壁酸化膜、８ レジスト、９ 分離酸化膜、１０，１２，１５ ポリシリコン層、１７ａ，３１ａ 残存酸化膜、１８ 露出面酸化領域、１９，２０ サイドウォール、ＴＭ１〜ＴＭ４ トレンチマスク。

Claims (8)

1. (a) 半導体基板、埋込絶縁膜及びＳＯＩ層の積層構造からなるＳＯＩ基板の前記ＳＯＩ層上に下敷き絶縁膜を形成し、前記下敷き絶縁膜上にトレンチマスクを形成するステップを備え、前記トレンチマスクは第１のマスク層と前記第１のマスク層上に形成された第２のマスク層とを含み、
   (b) 前記トレンチマスクをマスクとして、前記下敷き絶縁膜と前記ＳＯＩ層の上層部の一部とを除去し、所定数の第１のトレンチを形成するステップと、
   (c) 前記トレンチマスク及びパターニングされたレジストをマスクとして、前記所定数の第１のトレンチのうちの少なくとも一つの下方の前記ＳＯＩ層を貫通させることにより、前記埋込絶縁膜に到達する少なくとも一つの第２のトレンチを形成するステップと、
   (d) 前記レジストを除去後、前記第１及び第２のトレンチ内に分離用絶縁膜を埋め込んだ後、前記第１のマスク層を研磨ストッパとしてＣＭＰ処理を施し、前記第１のマスク層の膜厚で規定される膜厚で前記分離用絶縁膜を平坦化するとともに、前記第２のマスク層を除去するステップと、
   (e) 前記分離用絶縁膜の形成高さが前記ＳＯＩ層の高さと同程度になるように前記分離用絶縁膜を一部除去した後、前記第１のマスク層を除去するステップと、
   を備える半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法であって、
   前記トレンチマスクは前記第１のマスク層下に形成される酸化用マスク層をさらに含み、
   前記ステップ(c) は、
   (c-1) 熱酸化処理により、前記第１のトレンチの底面及び側面並びに前記酸化用マスク層の側面に内壁絶縁膜を形成するステップと、
   (c-2) 前記トレンチマスク及び前記レジストをマスクとして、前記内壁絶縁膜及び前記ＳＯＩ層を貫通して前記第２のトレンチを形成するステップとを含み、
   前記ステップ(e) は、前記第２のマスク層の除去時に前記酸化用マスク層を併せて除去するステップを含む、
   半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法であって、
   前記ステップ(b) は、
   (b-1) 前記トレンチマスクをマスクとして前記下敷き絶縁膜を選択的にウェットエッチングするステップと、
   (b-2) 前記トレンチマスク及び前記下敷き絶縁膜をマスクとして前記ＳＯＩ層の上層部を除去して前記第１のトレンチを形成するステップとを含む、
   半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法であって、
   前記第２のマスク層は前記ステップ(b-1)のウェットエッチング対する耐性が強い材質からなる層を含む、
   半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法であって、
   前記ステップ(b) は、平面視して前記トレンチマスクからＳＯＩ層のエッジ部が突き出し、かつ丸められるようにＳＯＩ層を選択的に除去するステップを含み、
   前記ステップ(c) は、
   (c-1) 熱酸化処理により、前記第１のトレンチの底面及び側面に内壁絶縁膜を形成し、前記ＳＯＩの前記エッジ部を後退させ、平面視して前記トレンチマスクより内側に前記エッジ部が位置するように調整するステップと、
   (c-2) 前記トレンチマスク及び前記レジストをマスクとして、前記内壁絶縁膜及び前記ＳＯＩ層を貫通して前記第２のトレンチを形成するステップとを含む、
   半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法であって、
   前記ステップ(b) は、
   (b-1) 前記トレンチマスクをマスクとして前記下敷き絶縁膜を選択的にエッチングするステップを含み、前記ステップ(b-1)によって 、前記トレンチマスクの端部から所定幅分内側の前記下敷き絶縁膜をも除去されることにより、前記トレンチマスクの端部と前記ＳＯＩ層との間に前記下敷き絶縁膜が形成されない空隙部が形成され、
   (b-2) 前記トレンチマスク及び前記下敷き絶縁膜をマスクとして前記ＳＯＩ層の上層部を除去して前記第１のトレンチを形成するステップをさらに含み、前記ステップ(b-2)の実行によって、前記空隙部の存在により前記ＳＯＩ層のエッジ部が丸められる、
   半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法であって、
   前記ステップ(b) は、
   (b-1) 全面に絶縁膜を形成しエッチバックすることにより、前記トレンチマスクの側面にサイドウォールを形成するとともに、前記下敷き絶縁膜を選択的に除去するステップと、
   (b-2) 前記トレンチマスク及び前記サイドウォールをマスクとして前記ＳＯＩ層の上層部を除去して前記第１のトレンチを形成するステップとを含み、
   前記ステップ(c) は、
   (c-1) 熱酸化処理により、前記第１のトレンチの底面及び側面に内壁絶縁膜を形成するステップを含み、前記ステップ(c-1)の実行により、前記内壁絶縁膜の形状は前記サイドウォール下の膜厚が他の領域より厚く形成され、
   (c-2) 前記トレンチマスク及び前記レジストをマスクとして、前記内壁絶縁膜及び前記ＳＯＩ層を貫通して前記第２のトレンチを形成するステップをさらに含む、
   半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法であって、
   前記ステップ(a) は、
   (a-1) 前記トレンチマスクが形成されない前記ＳＯＩ基板上の前記下敷き酸化膜を除去し、前記ＳＯＩ層の表面を選択的に露出させるステップと、
   (a-2) 前記ＳＯＩ層の露出領域に露出面絶縁領域を形成するステップとを含み、
   前記ステップ(b) は、
   (b-1) 全面に絶縁膜を形成しエッチバックすることにより、前記トレンチマスクの側面にサイドウォールを形成するとともに、前記サイドウォール下以外の前記露出面絶縁領域を選択的に除去するステップと、
   (b-2) 前記トレンチマスク及び前記サイドウォールをマスクとして前記ＳＯＩ層の上層部を除去して前記第１のトレンチを形成するステップとを含み、
   前記ステップ(c) は、
   (c-1) 熱酸化処理により、前記第１のトレンチの底面及び側面に内壁絶縁膜を形成するステップを含み、前記ステップ(c-1)の実行により、前記内壁絶縁膜の形状は前記サイドウォール下の膜厚が他の領域より厚く形成され、
   (c-2) 前記トレンチマスク及び前記レジストをマスクとして、前記内壁絶縁膜及び前記ＳＯＩ層を貫通して前記第２のトレンチを形成するステップをさらに含む、
   半導体装置の製造方法。
   

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