KR20060117206A - 반도체 장치의 제조 방법 - Google Patents

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KR20060117206A
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타카시 이뽀시
카쓰유키 호리타
시게토 마에가와
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

파셜 분리와 완전 분리 통합 사용 기술을 이용하여 소자를 분리하는 절연된 분리 구조를 제조하더라도, 절연된 분리가 만들어진 SOI층에서 형성된 반도체 소자가 얻어지는 것만큼 특성이 좋은 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 얻는다. 패터닝된 레지스트와 트렌치 마스크를 마스크로 사용함으로써 내벽 산화막과 SOI층에 대해 에칭하고, SOI층을 투과하고 매립된 절연층에 도달하는 완전 분리를 위한 트렌치를 형성한다. 위쪽 부분에 레지스트가 형성되지 않은 CVD 산화막의 일부가 이때 제거되더라도, 질화규소막이 CVD 산화막에 의해 보호되므로, 질화규소막의 두께가 일정하게 유지된다. 그리고 나서 레지스트를 제거하고 전체 면에 분리 산화막을 침적시킨 후, 질화규소막을 폴리싱 스토퍼로 사용한 CMP 처리를 실행함으로써 질화규소막의 두께로 지정된 높이로 정확한 두께로 분리 산화막을 평탄화한다.
소자, 절연, 반도체, 장치, 산화막

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 실시예 1에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 7 내지 도 12는 실시예 2에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 13 내지 도 18은 실시예 3에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 19 내지 도 24는 실시예 4에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 25 내지 도 27은 실시예 5에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 28 내지 도 30은 실시예 6에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 31 내지 도 36은 실시예 7에 있어서의 반도체 장치의 제조 방법을 나타내는 단면도다.
도 37 내지 도 42는 실시예 8에 있어서의 반도체 장치의 제조 방법을 나타내 는 단면도다.
도 43 내지 도 45는 실시예 1의 작용 효과를 설명하기 위한 비교예의 제조 방법을 나타내는 단면도다.
[기술분야]
본 발명은 SOI 구조의 반도체 장치의 제조 방법에 관한 것이다.
[종래기술]
SOI(Silicon-On-Insulator) 장치라 불리는 반도체 장치는 오늘날 고속, 저소비 장치로서 주목을 받고 있다.
이 SOI 장치는 SOI층과 실리콘 기판 사이에 매립된 산화막을 끼워 넣는 SOI 구조의 SOI 기판으로 만들어진다. 종래에 SOI 소자(트랜지스터 등의 SOI 구조의 SOI층에 형성된 (반도체) 소자)의 완전한 분리는 SOI층의 Si(실리콘)을 투과하며 매립된 산화막에 형성되는 절연용 산화막으로 행해졌다.
그 소자는 다른 소자로부터 완전히 절연되므로, 이 완전 분리 기술은 래치업이 없고(래치업이 발생하지 않고) 소음에 강한 특성이 있다. 그러나 트랜지스터가 전기적으로 부유 상태에서 작동하므로, 지연 시간에 주파수 의존성이 발생하거나, 드레인 전류-드레인 전압 특성에 험프가 생기는 킹크 효과의 기판 부유 효과가 발 생하는 등의 문제가 있었다. 이 기판 부유 효과를 억제하기 위해, 매립된 산화막이 닿지 않도록 상층 부분에 분리 산화막(파셜 산화막)을 형성하고, 하층 부분에 SOI층 부분으로 파셜 분리 영역을 형성하고, 파셜 분리 영역에 의해 소자 분리가 행해지는 영역에 형성된 바디 영역에 바디 터미널을 형성하는 것에 의해 파셜 산화막 아래에서 SOI층을 통해 기판 포텐셜(바디 전기 포텐셜)을 고정할 수 있는 파셜 분리(파셜 트렌치 분리(PTI)) 기술이 유효하다. 이 파셜 분리 기술을 나타내는 문헌으로서 비특허 문헌 1이 있다.
그러나 파셜 분리 기술로는 완전 분리 기술의 장점인 래치업이 없다는 점을 갖지 못하는 문제가 있다. 그리고 나서 파셜 분리 기술과 완전 분리 기술을 통합하여 둘의 장점을 가진 파셜 분리와 완전 분리의 통합 이용(하이브리드 트렌치 분리) 기술이 개발되었다. 이 파셜 분리와 완전 분리의 통합 이용 기술을 나타내는 문헌으로서 비특허 문헌 2를 언급한다.
[비특허 문헌 1] Y. Hirano et.al, "Bulk-Layout-Compatible 0.18μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI), 1999 IEEE International SOI Conference", Oct. 1999, P.131-132
[비특허 문헌 2] S. Maeda et.al, "Impact of 0.18μm SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF/Analog Application" 2000 Symposium on VLSI Technology Digest of Technical Papers, p.154-155
그러나 파셜 분리와 완전 분리를 통합하여 이용한 기술로 SOI 구조의 반도체 장치를 제조하면, 분리 산화막과 같은 (파셜, 완전) 분리 절연층의 두께, 절연된 분리가 만들어지는 SOI층의 끝 부분의 가파른 정도 등에 변화가 생겨 발생하는 효과로 인해 SOI층에 형성된 트랜지스터와 같은 반도체 소자의 특성이 나빠진다는 문제가 있다.
본 발명은 상기 문제를 해결하기 위해 이루어졌다. 본 발명은 파셜 분리와 완전 분리를 통합하여 이용한 기술로 절연된 분리 구조가 제조되더라도, 절연된 분리가 행해지는 SOI층에 형성된 반도체 소자만큼 특성이 좋은 반도체 소자를 제조할 수 있는 반도체 장치의 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 청구항 1의 반도체 장치의 제조방법은 (a) 반도체 기판, 매립된 절연층, SOI층의 적층 구조를 포함하는 SOI 기판의 SOI층 위에 기반 절연층을 형성하고, 제1의 마스크층, 상기 제1의 마스크층 위에 형성된 제2의 마스크층을 포함하는 트렌치 마스크를 기반 절연층 위에 형성하는 단계와, (b) 상기 트렌치 마스크를 마스크로 사용해서 기반 절연층과 SOI층의 상부 층 부분의 일부를 제거함으로써 소정 수의 제1의 트렌치를 형성하는 단계와, (c) 상기 트렌치 마스크와 패턴이 형성된 레지스트를 마스크로 사용해서 소정 수의 제1의 트렌치 중 적어도 하나의 아랫부분의 SOI층을 투과함으로써 매립된 절연층에 도달하는 적어도 하나의 제2의 트렌치를 형성하는 단계와, (d) 레지스트를 제거하고, 제1과 제2의 트렌치에 분리를 위한 절연층을 매립한 후, 제1의 마스크층을 폴리싱 스토퍼로 사용하고 CMP 처 리를 함으로써 제1의 마스크층의 두께에 의해 특정된 두께로 분리를 위한 절연층의 평탄화를 행하면서 제2의 마스크층을 제거하는 단계와, (e) 분리를 위한 절연층의 형성 높이가 SOI층의 높이에 준하도록 분리를 위한 절연층의 일부를 제거한 후 제1의 마스크층을 제거하는 단계를 포함한다.
본 발명의 청구항 1에 따른 반도체 장치의 제조 방법에 있어서, 폴리싱 스토퍼로 쓰인 제1의 마스크층의 위층이 단계 (c)의 제2의 트렌치의 형성시 제2의 마스크층에 의해 보호되므로, 단계 (c)가 실행되는 동안 제1의 마스크층의 두께의 균일성이 유지된다.
따라서 단계 (d)에서 실시되며, 폴리싱 스토퍼로 제1의 마스크층을 사용한 CMP 처리에 의해 분리를 위한 절연층의 균일성을 유지하면서 평탄화할 수 있으므로, 제1의 트렌치에 매장된 분리를 위한 절연층에 의해 얻어진 파셜 분리 영역과 제1과 제2의 트렌치에 매장된 분리를 위한 절연층에 의해 얻어진 완전 분리 영역을 포함하는 파셜 분리와 완전 분리가 통합된 분리 구조가 단계 (e)의 실행 후에 충분한 정확성을 가지고 얻어질 수 있다.
결과적으로 절연된 분리가 상기 언급된 파셜과 완전 분리의 통합 분리 구조에 의해 만들어지는 SOI층에서 형성된 반도체 소자로서 양질의 특성을 지닌 것이 얻어진다는 효과가 있다.
[실시예 1]
[제조 방법의 상세한 설명]
도 1 내지 도 6은 본 발명의 실시예 1인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법을 나타내는 단면도다. 여기에서부터 실시예 1의 제조 방법은 이들 도면을 참조하여 설명한다.
우선 도 1에 나타낸 바와 같이 기본 산화막이 되는 산화규소층(4)을 반도체 기판(1), 매립된 절연층(2), SOI층(3)의 순으로 형성하고 이들 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분 SOI층(3) 위 전체에 형성한다. 또한 질화규소막(5)(제1의 마스크층)과 CVD(화학 기상 증착) 산화막(6)(제2의 마스크층)을 모든 표면에 하나하나씩 형성한다. 그리고 나서, 사진 제판 등을 이용하여 질화규소막(5)과 CVD 산화막(6)에 패터닝을 하여, 패터닝된 질화규소막(5)과 CVD 산화막(6)을 포함하는 2층 구조의 트렌치 마스크 TM1을 얻는다.
약 80nm를 SOI층(3)의 두께로 지정할 수 있고, 약 10nm를 산화규소층(4)의 두께로 지정할 수 있다. 약 70nm를 질화규소막(5)의 두께로 지정할 수 있고, 약 70nm를 TEOS(테트라에틸오소실리케이트)막과 같은 CVD 산화막(6)의 두께로 지정할 수 있다. 그런데 산화규소층(4)에 있어서, 약간의 위층 부분을 트렌치 마스크 TM1 형성시 제거할 수 있다.
그리고 나서 도 2에 나타낸 바와 같이, 산화규소층(4)에 대한 제1의 드라이 에칭과 SOI층(3)의 위층 부분에 대한 제2의 드라이 에칭을 각각 트렌치 마스크 TM1을 마스크로 사용하여 실행하고, 소정 수의 분리를 위한 트렌치(21)(제1의 트렌치)를 형성한다. 제2의 드라이 에칭에서는 예를 들면, 약 47nm의 SOI층(3)이 제거된 다. 제1의 드라이 에칭에 의해 산화규소층(4)을 제거하는 경우, CVD 산화막(6)의 위층 부분의 일부가 제거되는데, 이는 약 50nm로 설정된다.
또한 도 3에 나타낸 바와 같이, 약 15nm 두께의 내벽 산화막(7)을 예를 들면 열산화 방식에 의해 SOI층(3)의 노출 표면에 형성한다. 결과적으로 분리를 위한 트렌치(21) 밑의 SOI층(3)의 두께는 약 30nm로 설정된다.
다음으로 마스크로 패터닝된 레지스트(8)와 트렌치 마스크 TM1을 이용하여 내벽 산화막(7)과 SOI층(3)을 에칭함으로써, 도 4와 같이 SOI층(3)을 투과하고 매립된 절연층(2)에 도달하여, 매립된 절연층(2)이 노출된 완전 분리를 위한 트렌치(22)(제2의 트렌치)를 선택적으로 형성한다. 소정 수의 분리를 위한 트렌치(21)들 중 적어도 하나의 분리를 위한 트렌치(21)의 아랫부분의 SOI층(3)이 투과되고, 완전 분리를 위한 트렌치(22)가 얻어진다.
이때 상부에 레지스트(8)가 형성되지 않은 CVD 산화막(6)의 일부가 제거되더라도(도 4의 예에서 약 20nm의 깊이로 제거), CVD 산화막(6) 아래의 질화규소막(5)이 제거되지 않으므로, 질화규소막(5)의 두께가 일정하게 유지된다. CVD 산화막(6)과 질화규소막(5)의 트렌치 마스크 TM1의 가장자리로 완전 분리를 위한 트렌치(22)의 형성 위치를 지정할 때, 도 4에 나타낸 바와 같이 레지스트(8)는 CVD 산화막(6)의 일부에 형성되지 않는다.
그리고 나서 도 5에 나타낸 바와 같이, 레지스트(8)를 제거하고 모든 표면에 분리 산화막(9)을 침적시킨 후, 질화규소막(5)을 폴리싱 스토퍼로 이용하는 CMP(화학적 기계 연마) 프로세스(질화규소막(5)을 폴리싱 스토퍼로 이용하고, 오버 폴리 싱을 약간 정확하게 하는 프로세스)를 실행함으로써, 질화규소막(5)의 두께에 의해 지정된 높이로 분리 산화막(9)을 평탄화한다. 이때 질화규소막(5)의 두께가 일정하게 유지되므로, 그것은 폴리싱 스토퍼로서 효과적으로 작용한다. 따라서 분리 산화막(9)은 높은 두께의 정확성을 가지고 평탄화된다.
질화규소막(5) 위의 CVD 산화막(6)이 분리 산화막(9)과 거의 동일한 연마 속도를 가지므로, 모두 CMP 처리시 제거된다. 결과적으로 분리 산화막(9)으로서는, 두께가 일정하게 유지된다. 즉, 파셜 분리 영역(41)에서의 분리 산화막(9)의 두께는 분리 산화막 두께 d41로 일정하게 유지되고, 완전 분리 영역(42)에서의 분리 산화막(9)의 두께는 분리 산화막 두께 d42로 일정하게 유지된다.
그리고 나서, 도 6에 나타낸 바와 같이 분리 산화막(9)과 SOI층(3) 표면의 높이 차를 조정하기 위해 불산으로 산화막 에칭을 한 후에, 질화규소막(5)을 제거하고, 파셜 분리와 완전 분리 통합 이용 기술을 이용하여 소자를 분리하는 절연된 분리 구조를 완성한다. 상기 절연된 분리 구조에서, 파셜 분리 영역(41)에서 분리 산화막(9)의 두께가 분리 산화막 두께 d1로 일정하게 유지되고 완전 분리 영역(42)에서 분리 산화막(9)의 두께가 분리 산화막 두께 d2로 일정하게 유지되는 반면, 내벽 산화막(7)의 잔여 산화막(7a)은 파셜 분리 영역(41)에서 분리 산화막(9)의 아랫면 밑과, 파셜 분리 영역(41)과 완전 분리 영역(42)에서 분리 산화막(9)과 SOI층(3) 사이에 남는다.
[실시예 1의 효과]
도 43 내지 도 45는 실시예 1과의 비교를 위한, 종래 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법의 일부를 나타내는 단면도다. 도 43 내지 도 45는 실시예 1의 도 4 내지 도 6에 나타낸 단계에 상응한다.
종래에 트렌치 마크로 질화규소막(5)만을 사용하는 것이 일반적이었다. 따라서 CVD 산화막(6)이 질화규소막(5) 위에 형성되지 않는다는 점을 제외하면, 내벽 산화막(7)을 형성하는 단계(실시예 1의 도 1 내지 도 3에 나타낸 단계)에 도달할 때까지 실시예 1의 도 1 내지 도 3에 나타낸 단계와 동일한 단계를 거친다.
그리고 나서 도 43에 나타낸 바와 같이, 패턴이 형성된 레지스트(8)와 질화규소막(5)을 마스크로 사용해서 내벽 산화막(7)과 SOI층(3)을 에칭하고, 매립된 절연층(2)의 표면이 노출된 완전 분리를 위한 트렌치(22)를 형성한다. 이때 상부에 레지스트(8)가 형성되지 않은 질화규소막(5)의 일부가 제거되어 두께의 균일성이 깨진다.
그리고 나서 도 44에 나타낸 바와 같이, 레지스트(8)를 제거하고 모든 영역에 분리 산화막(9)을 침적시킨 후, 질화규소막(5)을 폴리싱 스토퍼로 해서 CMP 처리를 실행함으로써, 질화규소막(5)의 두께로 설정된 높이로 분리 산화막(9)을 평탄화한다. 이때 질화규소막(5)의 일부가 제거된 단면 형상을 추정한다면, 오버 폴리싱의 총합 p1을 최대로 하는 오버 폴리싱 영역(44)을 형성한 결과, 분리 산화막(9)의 두께가 균일성에 제한을 받는다.
그리고 나서 도 45에 나타낸 바와 같이, 분리 산화막(9)과 SOI층(3)의 표면의 높이 차를 조정하는 산화막 에칭을 한 후에, 질화규소막(5)을 제거한다. 결과적 으로 오버 폴리싱 영역(44)에서 파셜 분리 영역(41)의 분리 산화막(9)의 두께가 분리 산화막 두께 d51인 반면, 오버 폴리싱 영역(44) 외의 파셜 분리 영역(41)에서 분리 산화막(9)의 두께는 분리 산화막 두께 d52(＞d51)이 되어, 균일성에 제약을 받는다. 오버 폴리싱 영역(44)에서 SOI층 끝 부분 이웃 영역(27)은 SOI층(3)의 끝 부분의 분리 산화막(9)의 형상에서 오버 폴리싱 영역(44) 외의 SOI층 끝 부분 이웃 영역(28)과 다를 것이다. 따라서 분리 산화막(9)의 두께와 형상에 불균일성이 생기고 SOI층(3)에 트랜지스터가 형성되면, 트랜지스터 특성에 변화가 발생하는 문제가 생긴다.
분리 산화막(9와 9) 사이에 SOI층(3)의 끝 부분이 오버 폴리싱 영역(44)에서 철저히 노출되어 있으므로, 채널 너비를 도 45에 나타낸 SOI층(3)의 수평 방향의 너비로 하는 MOSFET가 형성되면, 게이트 전기장 집중에 의해 국부적으로 트랜지스터의 스레숄드 전압의 하강을 일으키는 기생 MOSFET 현상이 SOI층(3)의 끝 부분에서 발생한다. 이러한 기생 MOSFET 현상이 발생하면, 트랜지스터의 스레숄드 전압의 조정 능력이 MOS 트랜지스터 특성에 변화가 생기는 것과 함께 좁은 채널 효과에 의해 떨어질 것이다.
한편, 실시예 1의 반도체 장치의 제조 방법에 따라, 완전 분리를 위한 트렌치(22)의 형성 후에도, 질화규소막(5)을 보호하는 CVD 산화막(6)의 존재에 의해 질화규소막(5)의 두께는 일정하다. 따라서 도 44에 나타낸 바와 같이, 오버 폴리싱 영역(44)은 발생하지 않고, 전술한 바와 같이 결과적으로 형성된 분리 산화막(9)의 두께와 형상이 일정하게 유지될 수 있다. 따라서 채널 너비를 도 6에 나타낸 SOI 층(3)의 수평 방향의 너비로 하는 MOSFET를 형성하더라도, 상기 언급한 기생 MOSFET 현상과 상기 언급한 좁은 채널 효과가 발생하지 않을 수 있으며, 트랜지스터 특성에 있어서 변화가 실질적으로 감소할 수 있다.
잔여 산화막(7a)이 도 6에 나타낸 SOI층(3)과 분리 산화막(9) 사이에 SOI층 끝 부분 이웃 영역(23)에서 SOI층(3)의 형성 높이와 대략 같은 높이로 형성되므로, SOI층(3)의 끝 부분에서 노출 상태를 개선한 결과, 트랜지스터가 SOI층(3)에서 형성될 때, 양질의 트랜지스터 특성을 지닌 트랜지스터를 얻을 수 있는 효과도 있다.
실시예 1이 톱 레이어이 CVD 산화막(6)인 트렌치 마스크 TM1을 나타내지만, 그 톱 레이어이 폴리실리콘층으로 형성되어도 같은 효과가 얻어진다.
[실시예 2]
[제조 방법의 상세한 설명]
도 7 내지 도 12는 본 발명의 실시예 2인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법을 나타내는 단면도다. 여기에서부터 실시예 2의 제조 방법은 이들 도면을 참조하여 설명한다.
우선 도 7에 나타낸 바와 같이 기본 산화막이 되는 산화규소층(4)을 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분 SOI층(3) 위 전체에 형성한다. 폴리실리콘층(10)(산화를 위한 마스크층), 질화규소막(5), CVD 산화막(6)을 모든 표면에 형성한 후, 폴리실리콘층(10), 질화규소막(5), CVD 산화막(6)에 사진 제판 프로세스 등을 이용하여 패터닝한다. 그리고 패터닝된 폴리실리콘층(10), 질화규소막(5), CVD 산화막(6)을 포함하는 3층 구조의 트렌치 마스크 TM2가 얻어진다. 약 50nm 두께가 폴리실리콘층(10)의 두께로 지정될 수 있다.
그리고 나서 도 8에 나타낸 바와 같이, 첫 번째, 두 번째 드라이 에칭을 각각 실시예 1과 같이 트렌치 마스크 TM2를 마스크로 사용하여 산화규소층(4)과 SOI층(3)의 위층 부분 각각에 실시하고, 분리를 위한 트렌치(21)를 형성한다. CVD 산화막(6)의 위층 부분의 일부는 첫 번째 에칭에서 산화규소층(4)을 제거할 경우 제거된다.
그리고 도 9에 나타낸 바와 같이, 내벽 산화막(11)을 SOI층(3)의 노출 표면, 폴리실리콘층(10)의 노출 측면에 각각 열산화 플로세스로 형성한다. 결과적으로, 분리를 위한 트렌치(21) 아래의 SOI층(3)의 두께는 약 30nm로 설정된다.
다음으로 도 10에 나타낸 바와 같이, 패터닝된 레지스트(8)와 트렌치 마스크 TM2를 마스크로 사용하여 내벽 산화막(11)과 SOI층(3)을 에칭하고, 매립된 절연층(2)의 표면에 노출된 완전 분리를 위한 트렌치(22)를 형성한다. 이때 상부에 레지스트(8)가 형성되지 않은 CVD 산화막(6)의 일부가 제거되더라도(도 10의 예에서 약 20nm의 두께로 제거), CVD 산화막(6) 아래의 질화규소막(5)이 제거되지 않으므로, 질화규소막(5)의 두께가 일정하게 유지된다.
그리고 나서 도 11에 나타낸 바와 같이, 레지스트(8)를 제거하고 모든 표면에 분리 산화막(9)을 침적시킨 후, 질화규소막(5)을 폴리싱 스토퍼로 이용하는 CMP 처리를 함으로써, 질화규소막(5)의 두께로 지정된 높이로 분리 산화막(9)을 평탄화한다. 이때 질화규소막(5)의 두께가 일정하게 유지되므로, 그것은 폴리싱 스토퍼로서 효과적으로 작용한다.
질화규소막(5) 위의 CVD 산화막(6)이 분리 산화막(9)과 거의 같은 연마 속도를 가지므로, 모두 CMP 처리시 제거된다. 결과적으로 분리 산화막(9)으로서는, 두께가 실시예 1과 같이 일정하게 유지된다.
그리고 나서 도 12에 나타낸 바와 같이 분리 산화막(9)과 SOI층(3)의 표면의 높이 차를 조정하기 위해 불산으로 산화막 에칭을 실시한 후에, 질화규소막(5)과 폴리실리콘층(10)을 제거함으로써 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조가 완성된다. 결과적으로 실시예 2의 절연된 분리 구조에서는 실시예 1과 마찬가지로, 파셜 분리 영역(41)에서 분리 산화막(9)의 두께는 분리 산화막 두께 d1로 일정하게 유지되고, 완전 분리 영역(42)에서 분리 산화막(9)의 두께는 분리 산화막 두께 d2로 일정하게 유지된다.
내벽 산화막(11)은 내벽 산화막(11)의 형성시 열산화막으로서 폴리실리콘층(10)의 측면에도 형성된다. 이 열산화막(내벽 산화막(11))의 불산에 대한 에칭 속도가 분리 산화막(9)에 비해 작으므로, 분리 산화막(9)과 산화규소층(4)의 제거시 불산으로 에칭을 실시한 후, SOI층(3)의 SOI층 끝 부분 이웃 영역(23)에서 제거 없이 잔여 산화막(11a)을 형성한다.
실시예 2는 산화를 위한 마스크층으로서의 트렌치 마스크 TM2의 최하층으로 폴리실리콘(10)을 사용했지만, 산화규소층(4)을 에칭하는 데 있어 속도의 선택폭이 넓고 열산화 프로세스시 측면이 산화되는 아모포스 실리콘을 사용하는 것으로 대체할 수 있다.
[실시예 2의 효과]
실시예 2의 반도체 장치의 제조 방법에 따르면, 완전 분리를 위한 트렌치(22)의 형성 후에도 질화규소막(5)의 두께가 일정하므로, 오버 폴리싱 영역(44)(도 44 참조)이 발생하지 않고, 결국 분리 산화막(9)의 두께와 형상이 일정하게 형성된다. 결과적으로 SOI층(3)에서 트랜지스터를 형성할 때 트랜지스터 특성의 변화가 실질적으로 줄어든다는 효과가 실시예 1과 마찬가지로 얻어진다.
SOI층(3)과 분리 산화막(9) 사이의 SOI층 끝 부분 이웃 영역(23)에서, 잔여 산화막(11a)은 SOI층(3)의 형성 높이를 조금 초과한 채로 남아있다. 따라서 실시예 1보다 SOI층(3)의 끝 부분에서 노출 상태를 개선한 결과, 상기 언급한 기생 MOSFET 현상에 의한 스레숄드 전압의 저하를 억제하고, 트랜지스터를 SOI층(3)에 형성할 때 더 나은 트랜지스터 특성을 지는 트랜지스터를 얻는 효과를 모두 얻는다.
[실시예 3]
[제조 방법의 상세한 설명]
도 13 내지 도 18은 반도체 장치의 제조 방법을 나타내는 단면도로, 본 발명의 실시예 3인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가진다. 이후, 실시예 3의 제조 방법은 이들 도면을 참조하여 설명한다.
우선 도 13에 나타낸 바와 같이, 기본 산화막이 되는 산화규소층(4)을 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 위쪽 부분인 SOI층(3) 전체에 형성한다. 실시예 2와 같이 패터닝된 폴리실리콘층(10), 질화규소막(5), CVD 산화막(6)을 포함하는 3층 구조의 트렌치 마스크 TM2를 얻는다.
그리고 나서 도 14에 나타낸 바와 같이, 트렌치 마스크 TM2를 마스크로 사용 해서 산화규소층(4)만을 불산으로 웨트 에칭하여, 산화규소층(4)만을 제거한다. 상기 언급된 웨트 에칭은 드라이 에칭에 비해 SOI층(3)으로 높은 선택비를 가지므로, 산화규소층(4)의 에칭의 경우, SOI층(3)의 일부는 드라이 에칭처럼 제거되지 않는다. 한편 상기 웨트 에칭(제거)시 CVD 산화막(6) 역시 부분적으로 감소하는 감소 현상이 일어난다.
CVD 산화막(6)의 감소 현상에 있어서, CVD 산화막(6)의 침적 후 고온 어닐링을 실행하면 상기 언급된 웨트 에칭에 대한 에칭 비율이 낮아지므로, 감소 양을 줄일 수 있다. 고온 어닐링으로서, 약 30분 내지 2시간 동안, 약 900℃ 내지 1100℃로 진행함으로써 에칭 비율을 충분히 낮게 할 수 있다. 고온 어닐링 처리의 온도의 온도 증가와 처리 시간의 시간 증가를 꾀함으로써 상기 서술한 웨트 에칭에서 에칭 비율이 열산화막과 같은 범위로 작아지지만, 조건을 체크하는 것은 제조 과정의 스루풋, 장비에 대한 제약 등에서 적절히 요구된다.
그리고 나서 도 15에 나타낸 바와 같이, 트렌치 마스크 TM2와 산화규소층(4)을 마스크로 사용해서 SOI층(3)의 위층 부분만의 드라이 에칭을 실행하여, 분리를 위한 트렌치(21)를 형성한다. 이 경우, 질화규소막(5)의 둘레의 위층 일부가 제거된다.
상기 언급한 바와 같이 산화규소층(4)에 대한 웨트 에칭의 경우 SOI층(3)의 일부가 제거되지 않으므로, 분리를 위한 트렌치(21)의 트렌치 깊이는 도 15에 나타낸 SOI층(3)에 대한 드라이 에칭시 제거의 총량만으로 정해진다. 따라서 분리를 위한 트렌치(21)의 깊이 조정 능력이 향상된다.
또한 도 16에 나타낸 바와 같이, 내벽 산화막(11)을 SOI층(3)의 노출표면과, 폴리실리콘층(10)의 노출 측면에 열산화 프로세스로 각각 형성한다. 결과적으로 분리를 위한 트렌치(21) 아래의 SOI층(3)의 두께는 약 30nm로 지정된다.
그리고 나서 도 17에 나타낸 바와 같이, 내벽 산화막(11)과 SOI층(3)에 대한 에칭을 패턴이 형성된 레지스트(8)와 트렌치 마스크 TM2를 마스크로 사용해서 실시하고, 매립된 절연층(2)이 노출된 완전 분리를 위한 트렌치(22)를 형성한다. 윗부분에 레지스트(8)가 형성되지 않은 CVD 산화막(6)의 일부가 이때 더 제거되고(도 17의 예에서는 약 20nm의 깊이로 제거), 질화규소막(5)의 둘레의 극히 작은 부분이 제거되지만, 질화규소막(5)의 두께는 CVD 산화막(6)의 존재로 인해 거의 일정하게 유지된다.
그리고 나서 도 18에 나타낸 바와 같이, 레지스트(8)를 제거하고 모든 표면에 분리 산화막(9)을 침적시킨 후, 질화규소막(5)을 폴리싱 스토퍼로 이용하는 CMP 처리를 실행함으로써 질화규소막(5)의 가장 윗부분의 높이로 분리 산화막(9)을 평탄화한다. 이때 질화규소막(5)의 두께가 거의 일정하게 유지되므로, 그것은 폴리싱 스토퍼로서 효과적으로 작용하며, 분리 산화막(9)으로서는, 두께가 실시예 1이나 실시예 2와 마찬가지로 일정하게 유지된다.
그리고 나서 도시하지는 않지만, 분리 산화막(9)과 SOI층(3) 표면의 높이 차를 조정하기 위해, 불산으로 산화막 에칭을 실행한 후, 질화규소막(5)과 폴리실리콘층(10)을 제거함으로써 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 완성한다. 결과적으로 실시예 3의 분리 구조는 실시예 1이나 실시예 2와 마찬가지 로 파셜 분리 영역(41)과 완전 분리 영역(42)에서 분리 산화막(9)의 두께를 일정하게 형성할 수 있다.
[실시예 3의 효과]
실시예 3의 반도체 장치의 제조 방법에 따르면, 완전 분리를 위한 트렌치(22)의 형성 후에도, 질화규소막(5)의 두께가 거의 일정하므로, SOI층(3)에서 트랜지스터를 형성할 때 트랜지스터 특성에 변화가 실질적으로 줄어든다는 효과가 실시예 1이나 실시예 2와 마찬가지로 얻어진다.
실시예 3의 제조 방법으로 얻어진 분리 구조에서는, SOI층(3)의 끝 부분에서 노출 상태는 실시예 2와 마찬가지로 실시예 1에서보다 더 향상된다. 결과적으로, 트랜지스터가 SOI층(3)에 형성되면, 상기 언급한 기생 MOSFET 현상에 의한 스레숄드 전압의 저하를 억제하고 더 나은 트랜지스터 특성을 갖는 트랜지스터를 얻는 효과를 모두 얻는다.
게다가 실시예 3에서는 도 14와 도 15에 나타낸 바와 같이, 산화규소층(4)의 제거 프로세스(도 14)를 실행하는 데 있어 SOI층(3)을 가지고 높은 선택비로 웨트 에칭을 하기 위해, 이 웨트 에칭시 SOI층(3)을 제거하지 않고 산화규소층(4)만을 확실히 제거할 수 있다. 결과적으로 위층 부분의 드라이 에칭 제거 프로세스(도 15)만이, 그 후 실행된 SOI층(3)에 대한 드라이 에칭에 의해, 분리를 위한 트렌치(21)의 형성 깊이를 설정할 수 있으므로, SOI층(3)의 트렌치 깊이 조정 능력이 향상된다는 효과가 얻어진다.
[실시예 4]
[제조 방법의 상세한 설명]
도 19 내지 도 24는 본 발명의 실시예 4인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장비의 제조 방법을 나타내는 단면도다. 이후, 실시예 4의 제조 방법을 이들 도면을 참조하여 설명한다.
우선 도 19에 나타낸 바와 같이, 기본 산화막이 되는 산화규소층(4)을 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분인 SOI층(3) 전체에 형성한다. 폴리실리콘층(10), 질화규소막(5), 폴리실리콘층(12)을 하나하나 침적시킨 후, 폴리실리콘층(12)과 질화규소막(5)을 우선 패터닝한다. 약 160nm 두께를 폴리실리콘층(12)의 두께로 지정할 수 있다.
그리고 나서 도 20에 나타낸 바와 같이, 폴리실리콘층(10)에 대해 더 패터닝을 하여, 패터닝된 폴리실리콘층(10), 질화규소막(5), 폴리실리콘층(12)(제2의 마스크층)을 포함하는 트렌치 마스크 TM3을 얻는다. 폴리실리콘층(10)에 대해 패터닝을 하는 경우, 폴리실리콘층(12)의 약간의 위층 부분도 제거된다.
그리고 나서 도 20에 나타낸 바와 같이, 실시예 3과 같이 트렌치 마스크 TM3을 마스크로 사용함으로써, 산화규소막(4)에만 불산으로 웨트 에칭을 실행하여, 산화규소층(4)만을 제거한다. 이때 트렌치 마스크 TM3의 톱 레이어 부분은 폴리실리콘층(12)이므로, 실시예 3의 CVD 산화막(6)과 같은 감소 현상은 일어나지 않는다.
그리고 나서 도 21에 나타낸 바와 같이, 트렌치 마스크 TM3과 산화규소막(4)을 마스크로 사용함으로써 실시예 3과 같이 SOI층(3)의 위층 부분만을 에칭하여, 분리를 위한 트렌치(21)를 형성한다. 이 경우 폴리실리콘층(12)의 약간의 위층 부 분도 제거된다.
또한 도 22에 나타낸 바와 같이, 내벽 산화막(11)을 SOI층(3)의 노출 표면과, 폴리실리콘층(10)의 노출 측면에 열산화 프로세스로 각각 형성한다. 이 경우, 내벽 산화막(13)도 폴리실리콘층(12)의 위쪽 표면과 측면에 형성된다. 결과적으로 분리를 위한 트렌치(21) 아래의 SOI층(3)의 두께는 30nm로 설정된다.
그리고 나서 도 23에 나타낸 바와 같이, 패터닝된 레지스트(8)와 트렌치 마스크 TM3을 마스크로 사용해서 내벽 산화막(11)과 SOI층(3)을 에칭하여, 매립된 절연층(2)의 표면이 노출된 완전 분리를 위한 트렌치(22)를 형성한다. 이때 윗부분에서 레지스트(8)가 형성되지 않은 내벽 산화막(13)과 폴리실리콘층(12)의 일부가 제거되더라도(도 23의 예에서 약 39nm의 깊이로 제거되는 폴리실리콘층(12)), 폴리실리콘층(12) 아래의 질화규소막(5)이 제거되지 않으므로, 질화규소막(5)의 두께가 일정하게 유지된다.
그리고 나서 도 24에 나타낸 바와 같이, 레지스트(8)를 제거하고 분리 산화막(9)을 모든 표면에 침적시킨 후, 질화규소막(5)을 폴리싱 스토퍼로 사용한 CMP 처리를 실행함으로써 질화규소막(5)의 두께로 설정된 높이로 분리 산화막(9)을 평탄화한다.이때 질화규소막(5)의 두께가 일정하게 유지되므로, 그것은 폴리싱 스토퍼로서 효과적으로 작용하고, 분리 산화막(9)으로서는 실시예 1 내지 실시예 3과 같이 두께가 일정하게 유지된다.
그리고 나서 도시하지는 않지만, 분리 산화막(9)과 SOI층(3)의 표면의 높이 차를 조정하기 위해, 불산으로 산화막 에칭을 실행한 후, 질화규소막(5)과 폴리실 리콘층(10)을 제거함으로써 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 완성한다. 결과적으로 실시예 4의 절연된 분리 구조는 실시예 1 내지 실시예 3과 같이 파셜 분리 영역(41)과 완전 분리 영역(42)에서 분리 산화막(9)의 두께를 일정하게 형성할 수 있다.
[실시예 4의 효과]
실시예 4의 반도체 장치의 제조 방법에 따르면, 완전 분리를 위한 트렌치(22)의 형성 후에도 질화규소막(5)의 두께가 일정하므로, SOI층(3)에서 트랜지스터를 형성할 때 트랜지스터 특성의 변화가 실질적으로 감소한다는 효과가 실시예 1 내지 실시예 3과 마찬가지로 얻어진다.
실시예 2나 실시예 3과 마찬가지로, 실시예 1에서보다 SOI층(3)의 끝 부분에서 노출 상태를 향상시킨 결과, SOI층(3)에 트랜지스터를 형성할 때, 더 나은 트랜지스터 특성을 갖는 트랜지스터를 얻으면서도 상기 언급한 기생 MOSFET 현상에 의한 스레숄드 전압의 저하를 억제할 수 있는 효과를 얻을 수 있다.
게다가 도 20과 도 21에 나타낸 바와 같이 웨트 에칭으로 산화규소층(4)의 제거 프로세스(도 20)를 실행하고, 드라이 에칭으로 SOI층(3)의 위층 부분의 제거 프로세스(도 21)를 실행함으로써, SOI층(3)의 트렌치 깊이 조정 능력이 실시예 3과 마찬가지로 향상되는 효과가 얻어진다.
더욱이, 폴리실리콘층(12)의 감소 현상은 트렌치 마스크 TM3의 톱 레이어에 대한 산화규소층(4)에의 웨트 에칭에서 높은 선택비를 가진 폴리실리콘층(12)을 이용함으로써 산화규소층(4)의 웨트 에칭시 발생하지 않는다. 따라서 실시예 3과 비 교하여 질화규소막(5)의 두께에 있어서 균일성이 더욱 향상된다는 효과를 꾀할 수 있고, 상기 언급한 트랜지스터 특성에 있어서의 변화를 실시예 3에서보다 더 감소하게 할 수 있다는 효과가 얻어진다.
[실시예 5]
[제조 방법의 상세한 설명]
도 25 내지 도 27은 본 발명의 실시예 5인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법을 나타내는 단면도다. 여기에서부터 실시예 5의 제조 방법을 이들 도면을 이용하여 설명한다.
우선 도 25에 나타낸 바와 같이, 기본 산화막이 되는 산화규소층(4)을 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분인 SOI층(3) 전체에 형성한다. 또한 실시예 1과 같이 패터닝된 질화규소막(5)과 CVD 산화막(6)을 포함하는 2층 구조의 트렌치 마스크 TM1를 얻는다. 그리고 나서 트렌치 마스크 TM1을 마스크로 사용하여 산화규소층(4)의 위층 부분과 SOI층(3)에 실시예 1과 같이 첫 번째, 두 번째 드라이 에칭을 실행하여, 분리를 위한 트렌치(21)를 형성한다.
이 경우, SOI층(3)에 대한 드라이 에칭시 가스 혼합비 등을 조정하거나 중합체 막 침적물을 형성하면서 에칭을 진행함으로써, SOI층(3)의 형상의 약 10nm가 평면도에서 보았을 때 트렌치 마스크 TM1의 질화규소막(5)으로부터 밖으로 돌출되게 하고, SOI층 끝 부분 이웃 영역(24)을 라운딩하는 라운딩 에칭을 실행한다.
또한 도 26에 나타낸 바와 같이, 내벽 산화막(14)을 열산화 프로세스에 의해 SOI층(3)의 노출 표면에 형성한다. 이 경우, SOI층(3)의 끝 부분이 평면도에서 보았을 때(SOI층 끝 부분 이웃 영역(25) 참조) 질화규소막(5) 안쪽에 위치할 수 있게 내벽 산화막(14)의 두께가 조정된다. 동시에, CVD 산화막(6)의 일부가 제거되더라도, 질화규소막(5)은 제거되지 않는다.
그리고 나서 도 27에 나타낸 바와 같이, 패터닝된 레지스트(8)와 트렌치 마스크 TM1을 마스크로 사용하여 내벽 산화막(14)과 SOI층(3)을 에칭하여, 매립된 절연층(2)의 표면이 노출된 완전 분리를 위한 트랜치(22)를 형성한다. 윗부분에 레지스트(8)가 형성되지 않은 CVD 산화막(6)(도 27의 예에서는 CVD 산화막(6)이 약 25nm의 깊이로 제거된다)의 일부와, 질화규소막(5)의 극히 작은 부분이 이때 제거되더라도, 질화규소막(5)의 제거는 CVD 산화막(6)의 존재에 의해 두께의 균일성에 영향을 미치지 않은 범위에서 할 수 있다.
그리고 나서 실시예 1과 같이 CMP 처리에 의해 분리 산화막(9)을 평탄화하고, 분리 산화막(9)과 SOI층(3)의 표면의 높이 차를 조정하기 위한 불산에 의한 산화막 에칭 과정을 거쳐, 파셜 분리와 완전 분리 통합 사용의 절연된 분리 구조를 얻는다.
[실시예 5의 효과]
실시예 5의 반도체 장치의 제조 방법에 따르면, 완전 분리를 위한 트렌치(22)의 형성 후에도 질화규소막(5)의 두께가 일정하므로, SOI층(3)에서 트랜지스터를 형성할 때 트랜지스터 형성에 있어서의 변화가 실시예 1 내지 실시예 4와 마찬가지로 실질적으로 줄어들 수 있다.
분리를 위한 트렌치(21)의 형성시 상기 언급한 라운딩 에칭을 실행하여 SOI층(3)의 끝 부분을 라운딩하므로, SOI층의 끝 부분에서 게이트 전기장의 집중이 완화되고, 상기 언급한 기생 MOSFET 현상에 의해 스레숄드 전압가 저하되는 것을 효과적으로 억제한다는 효과가 얻어진다.
실시예 5에서는 톱 레이어이 CVD 산화막(6)인 트렌치 마스크 TM1을 나타내었지만, 톱 레이어을 폴리실리콘층으로 형성하더라도 같은 효과가 얻어진다.
[실시예 6]
[제조 방법의 상세한 설명]
도 28 내지 도 30은 본 발명의 실시예 6인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법을 나타내는 단면도다. 여기서부터, 실시예 6의 제조 방법을 도면을 참조하여 설명한다.
우선 도 28에 나타낸 바와 같이, 기본 산화막이 되는 산화규소층(4)을 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분인 SOI층(3) 전체에 형성하고, 질화규소막(5), 폴리실리콘층(15)의 순으로 침적시킨다. 그리고 나서 질화규소막(5)과 폴리실리콘층(15)을 패터닝하고, 패터닝된 질화규소막(5)과 폴리실리콘층(15)(제2의 마스크층)을 포함하는 2층 구조의 트렌치 마스크 TM4를 얻는다. 약 95nm 두께를 폴리실리콘층(15)의 두께로 지정할 수 있다.
그리고 나서 도 29에 나타낸 바와 같이, 불산에 의한 웨트 에칭을 이용하고 트렌치 마스크 TM4를 마스크로 사용함으로써 산화규소층(4)만을 에칭한다. 이 경우 에칭 시간이 조정되고, 트렌치 마스크 TM4의 질화규소막(5) 아래의 질화규소막(5) 의 끝으로부터 안으로 돌출 부분을 만들기 위해 돌출 간격 w4에 대한 일부를 만든다. 결과적으로, 질화규소막(5)과 SOI층(3)의 끝 부분 사이에서, 산화규소층(4)이 형성되지 않은 캐비티 파트(35)가 형성된다.
트렌치 마스크 TM4의 톱 레이어이 폴리실리콘층(15)으로 형성되므로, 폴리실리콘층(15)은 산화규소층(4)에 대한 에칭시 제거되지 않는다.
그리고 나서 도 30에 나타낸 바와 같이, SOI층(3)의 위층 부분만 트렌치 마스크 TM4와 산화규소층(4)을 마스크로 사용하여 에칭하여, 분리를 위한 트렌치(21)를 형성한다. 이 경우, 에천트가 캐비티 파트(35)로 향하면, SOI층(3)의 SOI층 끝 부분 이웃 영역(26)에서 면취를 진행하여, SOI층(3)의 끝 부분을 라운드한다. 폴리실리콘층(15)의 위층 부분의 일부는 SOI층(3)을 제거하는 경우 제거된다.
그리고 나서 도시하지는 않지만, 실시예 5와 같이, CMP 처리에 의한 분리 산화막의 평탄화와, 분리 산화막과 SOI층(3)의 표면의 높이 차를 조정하기 위한 불산을 사용한 산화막 에칭 프로세스 등을 거쳐, 완전 분리를 위한 트렌치를 형성하고 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 얻는다.
[실시예 6의 효과]
실시예 6의 반도체 장치의 제조 방법에 따르면, 완전 분리를 위한 트렌치(22)의 형성 후에도 산화규소막(5)의 두께가 일정하므로, SOI층(3)에 트랜지스터를 형성할 때에 트랜지스터 특성에 변화가 생기는 것을 실시예 5와 마찬가지로 실질적으로 저감하는 효과를 얻는다.
게다가 트렌치 마스크 TM4의 톱 레이어가 폴리실리콘층(15)으로 형성되므로, 폴리실리콘층(15)은 산화규소층(4)에 에칭을 할 때 제거되지 않는다. 따라서 질화규소막(5)의 두께의 균일성이 더 향상되므로, 상기 언급한 효과가 실시예 5 이상으로 나타난다.
캐비티 파트(35)가 질화규소막(5)과 SOI층(3) 사이에 생기도록 분리를 위한 트렌치(21) 형성시 산화규소층(4)을 제거함으로써 SOI층(3)의 끝 부분을 라운드할 수 있다. 따라서 실시예 5와 같이, SOI층의 끝 부분에서 게이트 전기장의 집중이 완화되고, 상기 언급한 기생 MOSFET 현상에 의한 스레숄드 전압 강하가 효과적으로 억제될 수 있다.
[실시예 7]
[제조 방법의 상세한 설명]
도 31 내지 도 36은 본 발명의 실시예 7인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법을 나타내는 단면도다. 이후 실시예 7의 제조 방법을 이들 도면을 참조하여 설명한다.
우선 도 31에 나타낸 바와 같이, 기본 산화막이 되는 산화규소층(4)을 실시예 1과 같이 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분인 SOI층(3) 전체에 형성한다. 또한 패터닝된 질화규소막(5)과 CVD 산화막(6)을 포함하는 2층 구조의 트렌치 마스크 TM1을 얻는다. 약 55nm의 두께를 트렌치 마스크 TM1의 CVD 산화막(6)의 두께로 지정할 수 있다.
그리고 나서 도 32에 나타낸 바와 같이, 전면에 CVD 산화막을 형성한 후, 트렌치 마스크 TM1의 측벽에 에칭 백에 의한 측벽(16)을 형성한다. 이 경우, CVD 산 화막(6)과 산화규소층(4)의 위층 부분을 역시 선택적으로 제거한다. 또한 트렌치 마스크 TM1과 측벽(16)을 마스크로 사용해서 SOI층(3)의 위층 부분을 에칭함으로써 분리를 위한 트렌치(21)를 형성한다. 이 경우, SOI층(3)의 약 43nm가 제거된다.
또한 도 33에 나타낸 바와 같이, 내벽 산화막(17)을 열산화 프로세스에 의해 SOI층(3)의 노출 표면에 형성한다. 이 경우, 윗부분으로부터의 산화를 측벽(16) 아래에서도 진행하므로, 열산화막인 내벽 산화막(17)이 형성되어 SOI층(3)의 끝 부분이 도포된다. 따라서 SOI층(3)의 끝 부분을 라운드하는 동안 내벽 산화막(17)의 SOI층(3)의 끝 부분 근처 두께는 다른 영역보다 두꺼워진다. 이때 분리를 위한 트렌치(21) 아래에서 SOI층(3)의 두께는 약 30nm로 설정된다.
이때 도 34에 나타낸 바와 같이, 패터닝된 레지스트(8)와 트렌치 마스크 TM1을 마스크로 사용하여 내벽 산화막(17)과 SOI층(3)에 대해 에칭하여, 매립된 절연층(2)의 표면이 노출된 완전 분리를 위한 트렌치(22)를 형성한다. 이때 상부에 레지스트(8)가 형성되지 않은 CVD 산화막(6)의 일부가 제거되더라도(도 34의 예에서는 약 25nm의 두께로 제거됨), CVD 산화막(6) 아래의 질화규소막(5)이 제거되지 않더라고, 질화규소막(5)의 두께는 일정하게 유지된다.
그리고 나서 도 35에 나타낸 바와 같이, 실시예 1과 같이 레지스트(8)를 제거하고, CMP 처리를 하고, 분리 산화막(9)을 평탄화한다. 이때 질화규소막(5)의 두께가 일정하게 유지되므로, 그것을 폴리싱 스토퍼로서 효과적으로 작용한다.
그리고 나서 도 36에 나타낸 바와 같이, 분리 산화막(9)과 SOI층(3)의 표면의 높이 차를 조정하기 위한 불산에 의한 산화막 에칭을 실행한 후, 질화규소막(5) 의 제거 결과, 파셜 분리와 완전 분리 통합 사용의 절연된 분리 구조를 얻는다. 결과적으로, 파셜 분리 영역(41)에서 분리 산화막(9)의 두께는 분리 산화막 두께 d1으로 일정하게 유지되고, 완전 분리 영역(42)에서 분리 산화막(9)의 두께는 분리 산화막 두께 d2로 일정하게 유지된다. 잔여 산화막(17a)은 파셜 분리 영역(41)에서 분리 산화막(9)의 바닥 표면 아래, 파셜 분리 영역(41)과 완전 분리 영역(42)에서 분리 산화막(9)과 SOI층(3) 사이에 잔류한다. 이 잔여 산화막(17a)은 SOI층(3)의 끝 부분에서 두꺼운 두께로 잔류한다.
[실시예 7의 효과]
실시예 7의 반도체 장치의 제조 방법에 따르면, 실시예 1 내지 실시예 6과 마찬가지로 완전 분리를 위한 트렌치(22)의 형성 후에도 잘화규소막(5)의 두께가 일정하므로, SOI층(3)에 트랜지스터를 형성할 때 트랜지스터 특성의 변화를 실질적으로 저감할 수 있다.
측벽(16)이 내벽 산화막(17) 형성시 존재하므로, 내벽 산화막(17)의 SOI층(3)의 끝 부분 근처 두께가 다른 영역보다 두꺼워진 결과, SOI층(3)과 분리 산화막(9) 사이의 SOI층 끝 부분 이웃 영역에서, 잔여 산화막(17a)은 SOI층(3)의 형성 높이를 초과하여 잔류한다. 따라서 SOI층(3)의 끝 부분에서 노출 상태를 실시예 1보다 더 향상시킨 결과, 상기 언급한 기생 MOSFET에 의한 스레숄드 전압의 저하를 억제할 수 있는 효과를 얻으면서 SOI층(3)에 트랜지스터가 형성될 때 더 나은 트랜지스터 특성을 지는 트랜지스터를 얻을 수 있다.
실시예 7에서는, 트렌치 마스크 TM1의 톱 레이어를 CVD 산화막(6)으로 형성 하였지만, 대신 폴리실리콘층을 사용하여도 같은 효과가 얻어진다.
[실시예 8]
[제조 방법의 상세한 설명]
도 37 내지 도 42는 본 발명의 실시예 8인 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조를 가지는 반도체 장치의 제조 방법을 나타내는 단면도다. 이후 실시예 8의 제조 방법을 이들 도면을 참조하여 설명한다.
우선 도 37에 나타낸 바와 같이, 기본 산화막이 되는 산화규소층(4)을 실시예 1과 같이 반도체 기판(1), 매립된 절연층(2), SOI층(3)을 포함하는 SOI 기판의 윗부분인 SOI층(3) 전체에 형성한다. 또한 패터닝된 질화규소막(5)과 CVD 산화막(6)을 포함하는 2층 구조의 트렌치 마스크 TM1을 얻는다. 그리고 나서 암모니아/수소 과산화물 용액 등의 화학물질을 사용하여 RCA 세정 처리의 전처리를 실행하고, 트렌치 마스크 TM1가 형성되지 않은 산화규소층(4)을 제거한 후, 열산화 프로세스를 진행하여 SOI층(3)의 노출 부분을 산화시키고, 노출 표면 산화 영역(18)을 얻는다. 노출 표면 산화 영역(18)은 산화규소층(4)보다 두껍게 형성한다. 예를 들면, 산화규소층(4)의 두께가 10nm이면, 약 17nm 두께의 노출 표면 산화 영역(18)을 형성한다. 이 경우, CVD 산화막(6)은 부분적으로 감소한다.
그리고 나서 도 38에 나타낸 바와 같이, 전체 표면에 CVD 산화막을 형성한 후, 에칭 백에 의해, 사이드월(19)을 질화규소막(5)의 측벽에 형성하고, 사이드월(20)을 CVD 산화막(6)의 측벽에 형성한다. 이 경우, 노출 표면 산화 영역(18)도 선택적으로 제거하고, 측벽(19) 아래의 노출 표면 산화 영역(18)만을 잔여 노출 표 면 산화 영역(18a)으로 남긴다. 또한 트렌치 마스크 TM1과 측벽(19, 20)을 마스크로 사용하여 SOI층(3)의 위층 부분을 에칭함으로써 분리를 위한 트렌치(21)를 형성한다.
또한 도 39에 나타낸 바와 같이, 내벽 산화막(31)을 열산화 프로세스에 의해 SOI층(3)의 노출 표면에 형성한다. 결과적으로 분리를 위한 트렌치(21) 아래의 SOI층(3)의 두께는 약 30nm로 설정된다. 이 경우 SOI층(3)의 끝 부분이 측벽(19) 바닥을 포함하여 덮이도록 열산화막인 내벽 산화막(31)을 형성하고, SOI층(3)의 끝 부분을 라운드하는 동안 내벽 산화막(31)의 SOI층(3)의 끝 부분 근처 두께는 더 두꺼워진다. 잔여 노출 표면 산화 영역(18a)의 효과에 의해 SOI층(3)의 끝 부분의 내벽 산화막(31)의 두께는 실시예 7의 내벽 산화막(17)의 두께보다 두껍게 형성된다. 측벽(20)은 감소 현상에 의해 제거된다.
그리고 나서 도 40에 나타낸 바와 같이, 패터닝된 레지스트(8)와 트렌치 마스크 TM1을 마스크로 사용함으로써 내벽 산화막(31)과 SOI층(3)을 에칭하여, 매립된 절연층(2)의 표면이 노출된 완전 분리를 위한 트렌치(22)를 형성한다. 이때 위쪽 부분에 레지스트(8)가 형성되지 않은 CVD 산화막(6)의 일부가 제거되더라도(도 40의 예에서 약 25nm의 두께로 제거), CVD 산화막(6) 아래의 질화규소막(5)이 제거되지 않으므로, 질화규소막(5)의 두께가 일정하게 유지된다.
그리고 나서 도 41에 나타낸 바와 같이, 실시 예 1 등처럼, 레지스트(8)를 제거하고, CMP 처리를 실행하고, 분리 산화막(9)을 평탄화한다. 이때 질화규소막(5)의 두께가 일정하게 유지되므로, 그것을 폴리싱 스토퍼로서 효율적으로 작용 한다.
그리고 나서 도 42에 나타낸 바와 같이, 분리 산화막(9)과 SOI층(3)의 표면의 높이 차를 조정하게 위해 불산으로 산화막 에칭을 한 후에, 질화규소막(5)을 제거한 결과, 파셜 분리와 완전 분리 통합 이용의 절연된 분리 구조가 얻어진다. 결과적으로, 파셜 분리 영역(41)과 완전 분리 영역(42)에서 분리 산화막(9)의 두께는 실시예 1과 마찬가지로 각각 일정하게 유지된다. 잔여 산화막(31a)은 파셜 분리 영역(41)에서 분리 산화막(9)의 바닥 표면 아래, 파셜 분리 영역(41)과 완전 분리 영역(42)에서 분리 산화막(9)과 SOI층(3) 사이에 잔류한다. 이 잔여 산화막(31a)은 SOI층(3)의 끝 부분에서 두꺼운 두께로 잔류한다.
[실시예 8의 효과]
실시예 8의 반도체 장치의 제조 방법에 따르면, 실시예 1 내지 실시예 7에서와 마찬가지로 완전 분리를 위한 트렌치(22)의 형성 후에도 질화규소막(5)의 두께가 일정하므로, SOI층(3)에서 트랜지스터를 형성할 때 트랜지스터 특성의 변화가 실질적으로 저감된다.
잔여 노출 표면 산화 영역(18a)의 효과에 의해 SOI층(3) 끝 부분의 내벽 산화막(31) 두께는 실시예 7의 내벽 산화막(17)의 두께보다 두껍게 형성된다. 결과적으로 SOI층(3)과 분리 산화막(9) 사이의 SOI층 끝 부분 이웃 영역에서는, 잔여 산화막(31a)이 SOI층(3)의 형성 높이를 초과하는 다른 영역보다 두꺼운 두께로 잔류하므로, SOI층(3)의 끝 부분에서 노출 상태는 실시예 1이나 실시예 7보다 더 향상된다. 결과적으로, SOI층(3)에 트랜지스터를 형성할 때, 더 나은 트랜지스터 특성 을 가지는 트랜지스터를 얻으면서, 상기 언급한 기생 MOSFET에 의한 스레숄드 전압의 저하를 더 효과적으로 억제할 수 있다는 효과가 얻어진다.
실시예 8에서는, 트렌치 마스크 TM1의 톱 레이어를 CVD 산화막(6)으로 형성했지만, 대신 폴리실리콘층을 사용해도 같은 효과가 얻어진다.
본 발명에 따르면, 더 나은 트랜지스터 특성을 가지는 트랜지스터를 얻으면서, 기생 MOSFET에 의한 스레숄드 전압의 저하를 효과적으로 억제할 수 있다는 효과가 얻어진다.

Claims (8)

  1. (a) 반도체 기판, 매립된 절연층, SOI층의 적층 구조를 포함하는 SOI 기판의 SOI층 위에 기본 절연층을 형성하고, 상기 기본 절연층 위에 제1의 마스크층과 상기 제1의 마스크층 위에 형성된 제2의 마스크층을 포함하는 트렌치 마스크를 형성하는 단계와,
    (b) 트렌치 마스크를 마스크로 사용해서 기본 절연층과 SOI층의 위층 부분의 일부를 제거함으로써 소정 수의 제1의 트렌치를 형성하는 단계와,
    (c) 트렌치 마스크와 패터닝된 레지스트를 마스크로 사용하여 소정 수의 제 1 트렌치들 중에서 적어도 하나의 제1의 트렌치의 낮은 부분의 SOI층을 투과함으로써 매립된 절연층에 도달하는 적어도 하나의 제2의 트렌치를 형성하는 단계와,
    (d) 레지스트를 제거한 후, 제1 및 제2의 트렌치에 분리를 위한 절연층을 매립한 후에, 제1의 마스크층을 폴리싱 스토퍼로 사용하여 CMP 처리를 실행함으로써 제1의 마스크층의 두께로 지정된 두께로 분리를 위한 절연층을 평탄화하는 동안 제2의 마스크층을 제거하는 단계와,
    (e) 분리를 위한 절연층의 형성 높이가 SOI층의 높이에 상응하도록 분리를 위한 절연층의 일부를 제거한 후 제1의 마스크층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치 마스크는 제1의 마스크층 아래에 형성된 제3의 마스크층을 더 포함하고,
    상기 단계 (c)는
    (c-1) 내벽 절연층을 제1의 트렌치의 바닥면과 측면, 제3의 마스크층의 측면에 열산화 프로세스에 의해 형성하는 단계와,
    (c-2) 트렌치 마스크와 레지스트를 마스크로 사용해서 내벽 절연층과 SOI층을 투과함으로써 제2의 트렌치를 형성하는 단계를 포함하고,
    상기 단계 (e)는 제1의 마스크층 제거시 제3의 마스크층을 총괄적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 단계 (b)는
    (b-1) 상기 트렌치 마스크를 마스크로 사용해서 기본 절연막을 선택적으로 웨트 에칭하는 단계와,
    (b-2) 상기 트렌치 마스크와 기본 절연막을 마스크로 사용해서 SOI층의 위층 부분을 제거함으로써 제1의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제2의 마스크층은 단계 (b-1)의 웨트 에칭에 대해 저항을 지닌 물질을 가지는 층을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 단계 (b)는 SOI층의 끝 부분이 평면도에서 보았을 때 트렌치 마스크로부터 돌출될 수 있고, 라운드될 수 있도록 SOI층을 선택적으로 제거하는 단계를 포함하고,
    상기 단계 (c)는
    (c-1) 상기 내벽 절연층이 제1의 트렌치의 바닥 면과 측면에 형성될 수 있고, 상기 SOI층의 상기 끝 부분이 열산화 프로세스에 의해 감소할 수 있어 상기 끝 부분이 평면에서 보았을 때 트렌치 마스크 안쪽에 위치할 수 있도록 조정하는 단계와,
    (c-2) 상기 트렌치 마스크와 레지스트를 마스크로 사용해서 내벽 절연층과 SOI층을 투과함으로써 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 단계 (b)는
    (b-1) 상기 트렌치 마스크를 마스크로 사용해서 상기 기본 절연층을 선택적으로 에칭하여, 상기 기본 절연층이 형성되지 않는 캐비티 파트를 단계 (b-1)에 의해 상기 트렌치 마스크의 끝 부분 안쪽으로부터 소정 너비 부분의 기본 절연층을 제거함으로써 트렌치 마스크의 끝 부분과 SOI층 사이에 형성하는 단계와,
    (b-2) 트렌치 마스크와 기본 절연층을 마스크로 사용해서 SOI층의 위층 부분을 제거함으로서 제1의 트렌치를 형성하여, SOI층의 끝 부분이 단계 (b-2)의 실행에 의해 캐비티 파트의 존재에 의해 라운드되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 단계 (b)는
    (b-1) 전체면 위의 절연층 형성과 에칭 백에 의해 상기 트렌치 마스크의 측면 위에 측벽을 형성하는 동안 상기 기본 절연층을 선택적으로 제거하는 단계와,
    (b-2) 트렌치 마스크와 측벽을 마스크로 사용해서 SOI층의 위층 부분을 제거함으로써 제1의 트렌치를 형성하는 단계를 포함하고,
    상기 단계 (c)는
    (c-1) 상기 제1의 트렌치의 바닥면과 측면에 열산화 프로세스에 의해 내벽 절연층을 형성하여, 상기 내벽 절연층의 형상으로서, 상기 내벽 아래의 두께를 상기 단계 (c-1)의 실행에 의해 다른 영역보다 더 두껍게 형성하는 단계와,
    (c-2) 트렌치 마스크와 레지스트를 마스크로 이용함으로써 내벽 절연층과 SOI층을 투과함으로써 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 단계 (a)는
    (a-1) 상기 트렌치 마스크가 형성되지 않은 SOI 기판 위에서 기본 산화막을 제거함으로써 SOI층의 표면을 선택적으로 노출하는 단계와,
    (a-2) SOI층의 노출 영역에서 노출 표면 절연 영역을 형성하는 단계를 포함하고,
    상기 단계 (b)는
    (b-1) 전체 면 위의 절연층 형성과 에칭 백에 의해 트렌치 마스크의 측면 위에 측벽을 형성하는 동안 측벽 아래를 제외한 노출 표면 절연 영역을 선택적으로 제거하는 단계와,
    (b-2) 트렌치 마스크와 측벽을 마스크로 사용해서 SOI층의 위층 부분을 제거함으로써 제1의 트렌치를 형성하는 단계를 포함하고,
    상기 단계 (c)는
    (c-1) 열산화 프로세스에 의해 제1의 트렌치의 바닥면과 측면에 내벽 절연층을 형성하여, 내벽 절연층의 형상으로서, 단계 (c-1)의 실행에 의해 측벽 아래의 두께를 다른 영역보다 두껍게 형성하는 단계와,
    (c-2) 트렌치 마스크와 레지스트를 마스크로 사용해서 내벽 절연층과 SOI층을 투과함으로써 제2의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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