KR20070076511A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 560
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 238000005530 etching Methods 0.000 claims abstract description 39
- 238000009413 insulation Methods 0.000 claims description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000003989 dielectric material Substances 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 6
- 239000003963 antioxidant agent Substances 0.000 description 5
- 230000003078 antioxidant effect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000003064 anti-oxidating effect Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 235000013399 edible fruits Nutrition 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- QEWYKACRFQMRMB-UHFFFAOYSA-N fluoroacetic acid Chemical compound OC(=O)CF QEWYKACRFQMRMB-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- JVJQPDTXIALXOG-UHFFFAOYSA-N nitryl fluoride Chemical compound [O-][N+](F)=O JVJQPDTXIALXOG-UHFFFAOYSA-N 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- PQLVXDKIJBQVDF-UHFFFAOYSA-N acetic acid;hydrate Chemical compound O.CC(O)=O PQLVXDKIJBQVDF-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052949 galena Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 229960002050 hydrofluoric acid Drugs 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
본 발명은 SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 절연체 위에 형성하는 것을 과제로 한다.
제 1 반도체층(13)이 덮이도록 하여 반도체 기판(11) 위에 제 2 반도체층(14)을 성막하고, 제 3 반도체층(15)이 덮이도록 하여 제 2 반도체층(14) 위에 제 4 반도체층(17)을 성막하고, 제 5 반도체층(18)이 덮이도록 하여 제 4 반도체층(17) 위에 제 6 반도체층(20)을 성막한 후, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 에칭 제거하고, 반도체 기판(11)과 제 2 반도체층(14) 사이의 공동부(30a)에 매립 절연층(31a)을 형성하고, 제 2 반도체층(14)과 제 4 반도체층(17) 사이의 공동부(30b)에 매립 절연층(31b)을 형성하고, 제 4 반도체층(17)과 제 6 반도체층(20) 사이의 공동부(30c)에 매립 절연층(31c)을 형성한다.
산화 방지막, 매립 절연층, 게이트 전극
Description
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도 면.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 도면.
도 15는 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
Ra : 제 1 영역 Rb : 제 2 영역
Rc : 제 3 영역 11 : 반도체 기판
12, 16, 19 : 산화막 13 : 제 1 반도체층
14 : 제 2 반도체층 15 : 제 3 반도체층
17 : 제 4 반도체층 18 : 제 5 반도체층
20 : 제 6 반도체층 24 : 하지(下地) 산화막
25 : 산화 방지막 26, 29 : 홈
28 : 지지체 30a∼30c : 공동부
31a∼31c : 매립 절연층 32 : 매립 절연체
33a∼33c : 게이트 절연막 34a∼34c : 게이트 전극
35a∼35c : 사이드 월 36a∼36c : 소스/드레인층
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, SOI(Silicon On Insulator) 기판 위에 형성된 전계 효과형 트랜지스터에 적용하기에 적합한 것이다.
SOI 기판 위에 형성된 전계 효과형 트랜지스터는 소자 분리의 용이성, 래치업 프리(latch-up free), 소스/드레인 접합 용량이 작다는 등의 점에서, 그 유용성이 주목받고 있다. 특히, 완전 공핍형 SOI 트랜지스터는 저소비 전력 또한 고속 동작이 가능하고, 저전압 구동이 용이하기 때문에, SOI 트랜지스터를 완전 공핍 모드에서 동작시키기 위한 연구가 성행하고 있다. 여기서, SOI 기판으로서는, 예를 들면, 특허 문헌 1, 2에 개시되어 있는 바와 같이, SIMOX(Separation by Implanted Oxgen) 기판이나 접합 기판 등이 사용되고 있다.
또한, 비특허 문헌 1에는, 벌크 기판 위에 SOI층을 형성함으로써, SOI 트랜 지스터를 저비용으로 형성할 수 있는 방법이 개시되어 있다. 이 비특허 문헌 1에 개시된 방법에서는, Si 기판 위에 Si/SiGe층을 성막하고, Si와 SiGe의 선택비의 차이를 이용하여 SiGe층만을 선택적으로 제거함으로써, Si기판과 Si층 사이에 공동부를 형성한다. 그리고, 공동부 내에 노출된 Si의 열산화를 행함으로써, Si기판과 Si층 사이에 SiO2층을 매립하여, Si기판과 Si층 사이에 BOX층을 형성한다.
[특허 문헌 1] 일본국 공개특허 2002-299591호 공보
[특허 문헌 2] 일본국 공개특허 2000-124092호 공보
[비특허 문헌 1] T. Sakai et al. “Separation by Bonding Si Islands(SBSI) for LSI Application”, Second International SiGe Technology and Device Meeting, Meeting Abstract, pp. 230-231, May(2004)
그러나, SIMOX 기판을 제조하기 위해서는, 실리콘 웨이퍼에 고농도의 산소를 이온 주입하는 것이 필요하게 된다. 또한, 라미네이트 기판을 제조하기 위해서는, 2매의 실리콘 웨이퍼를 접합시킬 필요가 있다. 이 때문에, SOI 트랜지스터에서는, 벌크 반도체에 형성된 전계 효과형 트랜지스터에 비하여 비용 상승을 초래한다는 문제가 있었다.
또한, 이온 주입이나 접합에서는, SOI층의 막 두께의 차이가 커서, 완전 공핍형 SOI 트랜지스터를 제작하기 위해서 SOI층을 박막화하면, 전계 효과형 트랜지스터의 특성 차이가 커지는 등의 문제가 있었다.
한편, 비특허 문헌 1에 개시된 방법에서는, BOX층 위의 SOI층의 막 두께가 일정하기 때문에, 급준한 서브 스레숄드(sub threshold)를 얻기 위해서 채널 영역의 SOI층을 박막화하면, 드레인 내압이 열화하거나, 정전 파괴 레벨이 저하하거나 한다는 문제가 있었다. 한편, 드레인 내압을 확보하기 위해서 채널 영역의 SOI층을 후막화(厚膜化)하면, 서브 스레숄드 영역의 드레인 전류의 상승 특성이 열화하여, 트랜지스터의 저전압 동작의 방해가 되는 동시에, 오프 시의 누설 전류가 증가하여, 동작시나 대기시의 소비 전력이 증대한다는 문제가 있었다.
그래서, 본 발명의 목적은 SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 절연체 위에 형성하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위해서, 본 발명의 한 형태에 따른 반도체 장치에 의하면, 반도체 기판 위에 에피택셜 성장으로 형성된 반도체층과, 상기 반도체층 아래의 제 1 영역에 매립된 제 1 매립 절연층과, 상기 반도체층 아래의 제 2 영역에 상기 제 1 매립 절연층보다도 깊이가 깊은 위치에 매립된 제 2 매립 절연층을 구비하는 것을 특징으로 한다.
이에 따라, 반도체층 아래에 배치되는 매립 절연층의 깊이를 동일 반도체 기판 위의 다른 영역에서 바꾸는 것이 가능하게 된다. 이 때문에, SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 절연체 위에 형성하는 것이 가능하게 되어, 트랜지스터의 저가격화를 실현하면서, 저전압 구동, 저소비 전력, 고내압 및 고속성 등의 용도에 따른 SOI 트랜지스터를 동일 칩에 혼재하는 것이 가능하게 된다.
또한, 본 발명의 한 형태에 따른 반도체 장치에 의하면, 상기 제 1 매립 절연층 위의 반도체층과 상기 제 2 매립 절연층 위의 반도체층을 수평 방향으로 소자 분리하는 소자 분리 절연막을 더 구비하는 것을 특징으로 한다.
이에 따라, 서로 다른 막 두께를 갖는 반도체층을 절연체 위에 형성한 경우에서도, 이들의 반도체층을 주위에서 소자 분리할 수 있어, 저전압 구동, 저소비 전력, 고내압 및 고속성 등의 용도에 따른 SOI 트랜지스터를 동일 칩에 혼재하는 것이 가능하게 된다.
또한, 본 발명의 한 형태에 따른 반도체 장치에 의하면, 반도체 기판 위에 에피택셜 성장으로 형성된 제 1 반도체층과, 상기 제 1 반도체층 위에 에피택셜 성장으로 형성된 제 2 반도체층과, 상기 반도체 기판과 상기 제 1 반도체층 사이의 제 1 영역에 매립된 제 1 매립 절연층과, 상기 제 1 반도체층과 상기 제 2 반도체층 사이의 제 2 영역에 매립된 제 2 매립 절연층을 구비하는 것을 특징으로 한다.
이에 따라, 제 1 매립 절연층 위에 제 1 반도체층 및 제 2 반도체층을 배치하면서, 제 2 매립 절연층 위에는 제 2 반도체층을 배치하는 것이 가능하게 된다. 이 때문에, SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 절연체 위에 형성하는 것이 가능하게 되어, 트랜지스터의 저가격화를 실현하면서, 저전압 구동, 저소비 전력, 고내압 및 고속성 등의 용도에 따른 SOI 트랜지스터를 동일 칩에 혼재하는 것이 가능하게 된다.
또한, 본 발명의 한 형태에 따른 반도체 장치에 의하면, 상기 제 1 매립 절연층 위의 제 1 반도체층 및 제 2 반도체층과 상기 제 2 매립 절연층 위의 제 2 반도체층을 수평 방향으로 소자 분리하는 소자 분리 절연막을 더 구비하는 것을 특징으로 한다.
이에 따라, 제 1 매립 절연층 위에 제 1 반도체층 및 제 2 반도체층을 배치하는 동시에, 제 2 매립 절연층 위에 제 2 반도체층을 배치한 경우에서도, 제 1 매립 절연층 위에 배치된 제 1 반도체층 및 제 2 반도체층을 제 2 매립 절연층 위에 배치된 제 2 반도체층으로부터 소자 분리할 수 있어, 저전압 구동, 저소비 전력, 고내압 및 고속성 등의 용도에 따른 SOI 트랜지스터를 동일 칩에 혼재하는 것이 가능하게 된다.
또한, 본 발명의 한 형태에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 위의 일부의 영역에 제 1 반도체층을 성막하는 공정과, 상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층이 덮이도록 하여 상기 반도체 기판 위에 성막하는 공정과, 상기 제 2 반도체층보다도 에칭 레이트가 크고 상기 제 1 반도체층과 다른 위치에 배치된 제 3 반도체층을 상기 제 2 반도체층 위의 일부의 영역에 형성하는 공정과, 상기 제 3 반도체층보다도 에칭 레이트가 작은 제 4 반도체층을 상기 제 3 반도체층이 덮이도록 하여 상기 제 2 반도체층 위에 성막하는 공정과, 상기 제 1 반도체층의 적어도 일부를 상기 제 2 및 제 4 반도체층으로부터 노출시키는 동시에, 상기 제 3 반도체층의 적어도 일부를 상기 제 4 반도체층으로부터 노출시키는 노출부를 형성하는 공정과, 상기 노출부를 통하여 상 기 제 1 및 제 3 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 반도체층이 각각 선택적으로 제거된 제 1 및 제 2 공동부를 형성하는 공정과, 상기 제 1 및 제 2 공동부에 각각 매립된 제 1 및 제 2 매립 절연층을 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 제 1 반도체층 위에 제 2 및 제 4 반도체층이 적층되는 동시에, 제 3 반도체층 위에 제 4 반도체층이 적층된 경우에서도, 노출부를 통하여 에칭액 또는 에칭 가스를 제 1 및 제 3 반도체층에 접촉시키는 것이 가능하게 되어, 제 2 및 제 4 반도체층을 남긴 채, 제 1 및 제 3 반도체층을 제거하는 것이 가능해지는 동시에, 제 2 및 제 4 반도체층 아래의 제 1 및 제 2 공동부 내에 각각 매립된 제 1 및 제 2 매립 절연층을 형성할 수 있다.
이 때문에, 제 2 및 제 4 반도체층의 결함의 발생을 저감시키면서, 제 2 및 제 4 반도체층을 제 1 및 제 2 매립 절연층 위에 각각 배치하는 것이 가능하게 되어, SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 매립 절연체 위에 형성하는 것이 가능해지기 때문에, 트랜지스터의 저가격화를 실현하면서, 저전압 구동, 저소비 전력, 고내압 및 고속성 등의 용도에 따른 SOI 트랜지스터를 동일 칩에 혼재하는 것이 가능하게 된다.
또한, 본 발명의 한 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 제 1 반도체층과 상기 제 3 반도체층 사이의 경계에 형성된 상기 제 2 반도체층 및 상기 제 4 반도체층의 단차를 관통하여 상기 반도체 기판을 노출시키는 홈을 형성하는 공정과, 상기 홈을 통하여 상기 제 2 반도체층 및 상기 제 4 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정을 구비하는 것을 특징으로 한다.
이에 따라, 제 2 및 제 4 반도체층 아래에 제 1 및 제 2 공동부가 각각 형성된 경우에서도, 제 2 반도체층 및 제 4 반도체층의 단차를 제거하면서, 제 2 및 제 4 반도체층을 반도체 기판 위에서 지지하는 것이 가능하게 되어, 제 2 및 제 4 반도체층의 결함을 제거하면서, 제 2 및 제 4 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능하게 된다.
또한, 본 발명의 한 형태에 따른 반도체 장치의 제조 방법에 의하면, 상기 반도체 기판 및 상기 제 2 및 제 4 반도체층은 Si, 상기 제 1 및 제 3 반도체층은 SiGe인 것을 특징으로 한다.
이에 따라, 반도체 기판, 제 1 내지 제 4 반도체층간의 격자 정합을 취하는 것을 가능하게 하면서, 반도체 기판, 제 2 및 제 4 반도체층보다도 제 1 및 제 3 반도체층의 에칭 레이트를 크게 하는 것이 가능해진다. 이 때문에, 결정 품질이 좋은 제 2 및 제 4 반도체층을 제 1 및 제 3 반도체층 위에 각각 형성하는 것이 가능하게 되어, 제 2 및 제 4 반도체층의 품질을 손상하지 않고, 제 2 및 제 4 반도체층과 반도체 기판 사이의 절연을 도모하는 것이 가능하게 된다.
이하, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 1의 (a)∼도 14의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도, 도 1의 (b)∼도 14의 (b)는 도 1의 (a)∼도 14의 (a)의 A1- A1´∼A14-A14´선으로 각각 절단한 단면도, 도 1의 (c)∼도 14의 (c)는 도 1의 (a)∼도 14의 (a)의 B1-B1´∼B14-B14´선으로 각각 절단한 단면도이다.
도 1에서, 반도체 기판(11) 위에는, 제 1 영역(Ra), 제 2 영역(Rb) 및 제 3 영역(Rc)이 형성되어 있다. 그리고, 반도체 기판(11)의 열산화 또는 CVD 등의 방법으로 산화막(12)을 반도체 기판(11) 위에 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화막(12)을 패터닝함으로써, 반도체 기판(11) 위의 제 1 영역(Ra)을 노출시키는 개구부를 산화막(12)에 형성한다. 그리고, 개구부가 형성된 산화막(12)을 마스크로 하여 선택 에피택셜 성장을 행함으로써, 반도체 기판(11) 위의 제 1 영역(Ra)에 제 1 반도체층(13)을 성막한다.
다음에, 도 2에 나타낸 바와 같이, 반도체 기판(11) 위에서 산화막(12)을 제거한 후, 에피택셜 성장을 행함으로써, 제 1 반도체층(13)이 덮이도록 하여 반도체 기판(11) 위에 제 2 반도체층(14)을 성막한다.
다음에, 도 3에 나타낸 바와 같이, 제 2 반도체층(14)의 열산화 또는 CVD 등의 방법으로 산화막(16)을 제 2 반도체층(14) 위에 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화막(16)을 패터닝함으로써, 제 2 반도체층(14) 위의 제 2 영역(Rb)을 노출시키는 개구부를 산화막(16)에 형성한다. 그리고, 개구부가 형성된 산화막(16)을 마스크로 하여 선택 에피택셜 성장을 행함으로써, 제 2 반도체층(14) 위의 제 2 영역(Rb)에 제 3 반도체층(15)을 성막한다.
다음에, 도 4에 나타낸 바와 같이, 제 2 반도체층(14) 위에서 산화막(16)을 제거한 후, 에피택셜 성장을 행함으로써, 제 3 반도체층(15)이 덮이도록 하여 제 2 반도체층(14) 위에 제 4 반도체층(17)을 성막한다.
다음에, 도 5에 나타낸 바와 같이, 제 4 반도체층(17)의 열산화 또는 CVD 등의 방법으로 산화막(19)을 제 4 반도체층(17) 위에 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 산화막(19)을 패터닝함으로써, 제 4 반도체층(17) 위의 제 3 영역(Rc)을 노출시키는 개구부를 산화막(19)에 형성한다. 그리고, 개구부가 형성된 산화막(19)을 마스크로 하여 선택 에피택셜 성장을 행함으로써, 제 4 반도체층(17) 위의 제 3 영역(Rc)에 제 5 반도체층(18)을 성막한다.
다음에, 도 6에 나타낸 바와 같이, 제 4 반도체층(17) 위에서 산화막(19)을 제거한 후, 에피택셜 성장을 행함으로써, 제 5 반도체층(18)이 덮이도록 하여 제 4 반도체층(17) 위에 제 6 반도체층(20)을 성막한다.
또한, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)은 반도체 기판(11), 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)보다도 에칭 레이트가 큰 재질을 사용할 수 있으며, 반도체 기판(11), 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)의 재질로서는, 예를 들면, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등 중에서 선택된 조합을 사용할 수 있다. 특히, 반도체 기판(11)이 Si인 경우, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)으로서 SiGe, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)으로서 Si를 사용하는 것이 바람직하다. 이에 따라, 반도체 기판(11), 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)의 격자 정합을 취하는 것을 가능하게 하면서, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)과, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20) 사이의 선택비를 확보할 수 있다. 또한, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)으로서는, 단결정 반도체층 외에, 다결정 반도체층, 비정질 반도체층 또는 다공질 반도체층을 사용하도록 해도 좋다. 또한, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18) 대신에, 단결정 반도체층을 에피택셜 성장으로 성막 가능한 γ-산화 알루미늄 등의 금속 산화막을 사용하도록 해도 좋다. 또한, 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)의 막 두께는 반드시 동일해지도록 설정할 필요는 없고, 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)의 막 두께는 서로 달라도 좋다. 여기서, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 막 두께는 서로 다르게 설정함으로써, 제 1 영역(Ra), 제 2 영역(Rb) 및 제 3 영역(Rc)에 각각 형성되는 BOX층의 막 두께를 서로 다르게 할 수 있다. 또한, 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)의 막 두께는, 예를 들면, 10∼200nm정도로 할 수 있다.
그리고, 제 6 반도체층(20)의 열산화에 의해 제 6 반도체층(20)의 표면에 하지(下地) 산화막(24)을 형성한다. 그리고, CVD 등의 방법에 의해, 하지 산화막(24) 위의 전체면에 산화 방지막(25)을 형성한다. 또한, 산화 방지막(25)으로서 는, 예를 들면, 실리콘 질화막을 사용할 수 있고, 제 6 반도체층(20)의 산화 방지로서의 기능 외에, CMP(화학적 기계 연마)에 의한 평탄화 프로세스의 스토퍼층으로서 기능시킬 수도 있다.
다음에, 도 7에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 산화 방지막(25), 하지 산화막(24), 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)을 패터닝함으로써, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 단부(端部)에 걸리도록 배치되는 동시에, 반도체 기판(11)의 일부를 노출시키는 홈(26)을 형성한다. 또한, 반도체 기판(11)의 일부를 노출시키는 경우, 반도체 기판(11)의 표면에서 에칭을 정지하도록 해도 좋고, 반도체 기판(11)을 오버 에칭하여 반도체 기판(11)에 오목부를 형성하도록 해도 좋다. 또한, 홈(26)의 배치 위치는 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 소자 분리 영역의 일부에 대응시킬 수 있다. 또한, 홈(26)은 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 경계의 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 단차가 제거되도록 배치하는 것이 바람직하다.
다음에, 도 8에 나타낸 바와 같이, CVD 등의 방법에 의해 기판 전체면이 덮이도록 하여 홈(26) 내에 매립된 지지체(28)를 성막한다. 또한, 지지체(28)는 홈(26) 내에서의 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)의 측벽에도 성막되어, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)이 제거되었을 때에, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)을 반도체 기판(11) 위에서 지지할 수 있다. 기판 전체를 덮도록 형성된 지지체(28)는 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 휨 등을 억제하여, 평탄성을 유지한 채 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)을 지지할 필요가 있다. 그 때문에, 그 기계적인 강도를 확보하는 의미에서, 400nm이상의 막 두께로 하는 것이 바람직하다. 또한, 지지체(28)의 재질로서는, 실리콘 산화막 등의 절연체를 사용할 수 있다.
단, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)은 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 각각 덮도록 하여 반도체 기판(11), 제 2 반도체층(14) 및 제 4 반도체층(17)에 각각 접촉하고 있다. 이 때문에, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)이 제거된 경우에서도, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)은 그것 자체로 반도체 기판(11) 위에 지지시킬 수 있어, 지지체(28)는 반드시 설치할 필요는 없다.
다음에, 도 9에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 지지체(28), 산화 방지막(25), 하지 산화막(24), 제 1 반도체층(13), 제 2 반도체층(14), 제 3 반도체층(15), 제 4 반도체층(17), 제 5 반도체층(18) 및 제 6 반도체층(20)을 패터닝함으로써, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 일부를 노출시키는 홈(29)을 형성한다. 여기서, 홈(29)의 배치 위치는 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 소자 분리 영 역의 일부에 대응시킬 수 있다.
또한, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 일부를 노출시키는 경우, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 표면에서 각각 에칭을 정지하도록 해도 좋고, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 각각 오버 에칭하여 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)에 각각 오목부를 형성하도록 해도 좋다. 또는, 홈(29) 내의 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 관통시켜서 반도체 기판(11)의 표면을 노출시키도록 해도 좋다. 여기서, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 에칭을 도중에 정지함으로써, 홈(29) 내의 반도체 기판(11)의 표면이 노출되는 것을 방지할 수 있다. 이 때문에, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 에칭 제거할 때에, 홈(29) 내의 반도체 기판(11)이 에칭액 또는 에칭 가스에 노출되는 시간을 저감시키는 것이 가능하게 되어, 홈(29) 내의 반도체 기판(11)의 오버 에칭을 억제할 수 있다.
다음에, 도 10에 나타낸 바와 같이, 홈(29)을 통하여 에칭 가스 또는 에칭액을 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)에 접촉시킴으로써, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 에칭 제거하여, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20) 아래에 각각 공동부(30a∼30c)를 형성한다.
여기서, 홈(26) 내에 지지체(28)를 설치함으로써, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)이 제거된 경우에서도, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)을 반도체 기판(11) 위에서 지지하는 것이 가능해지는 동시에, 홈(26)과는 별도로 홈(29)을 형성함으로써, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20) 아래에 각각 배치된 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)에 에칭 가스 또는 에칭액을 접촉시키는 것이 가능하게 된다. 이 때문에, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 결정 품질을 손상시키지 않고, 제 2 반도체층(14)과 반도체 기판(11), 제 4 반도체층(17)과 제 2 반도체층(14), 제 6 반도체층(20)과 제 4 반도체층(17) 사이의 절연을 각각 도모하는 것이 가능하게 된다.
또한, 반도체 기판(11), 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)이 Si, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)이 SiGe인 경우, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 에칭액으로서 플루오르 질산(플루오르산, 질산, 물의 혼합액)을 사용하는 것이 바람직하다. 이에 따라, 반도체 기판(11), 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 오버 에칭을 억제하면서, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 제거하는 것이 가능하게 된다. 또한, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 에칭액으로서 플루오르 질산과수, 암모니아과수, 또는 플루오르 아세트산과수 등을 이용해도 좋다.
또한, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 에칭 제거하기 전에, 양극 산화 등의 방법에 의해 제 1 반도체층(13), 제 3 반도체 층(15) 및 제 5 반도체층(18)을 다공질화하도록 해도 좋고, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)에 이온 주입을 행함으로써, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)을 비정질화하도록 해도 좋다. 이에 따라, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 에칭 레이트를 증대시키는 것이 가능하게 되어, 제 1 반도체층(13), 제 3 반도체층(15) 및 제 5 반도체층(18)의 에칭 면적을 확대할 수 있다.
다음에, 도 11에 나타낸 바와 같이, 반도체 기판(11), 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 열산화를 행함으로써, 반도체 기판(11)과 제 2 반도체층(14) 사이의 공동부(30a)에 매립 절연층(31a)을 형성하고, 제 2 반도체층(14)과 제 4 반도체층(17) 사이의 공동부(30b)에 매립 절연층(31b)을 형성하고, 제 4 반도체층(17)과 제 6 반도체층(20) 사이의 공동부(30c)에 매립 절연층(31c)을 형성한다. 그 때, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 측벽도 산화된다.
이에 따라, 제 1 영역(Ra)에서는, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20) 전체의 막 두께로 BOX층 위의 반도체층의 막 두께를 규정하고, 제 2 영역(Rb)에서는, 제 4 반도체층(17) 및 제 6 반도체층(20) 전체의 막 두께로 BOX층 위의 반도체층의 막 두께를 규정하고, 제 3 영역(Rc)에서는, 제 6 반도체층(20)의 막 두께로 BOX층 위의 반도체층의 막 두께를 규정할 수 있어, SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 매립 절연체(31a∼31c) 위에 각각 형성하는 것이 가능하게 된다.
또한, 반도체 기판(11), 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 열산화로 매립 절연층(31a∼31c)을 형성하는 경우, 매립성을 향상시키기 위해서, 반응 율속(律速)이 되는 저온의 습식 산화를 사용하는 것이 바람직하다. 또한, 공동부(30a∼30c)에 매립 절연층(31a∼31c)을 각각 형성한 후, 1100℃ 이상의 고온 어닐링을 하도록 해도 좋다. 이에 따라, 매립 절연층(31a∼31c)을 리플로시키는 것이 가능하게 되어, 매립 절연층(31a∼31c)의 스트레스를 완화시키는 것이 가능해지는 동시에, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 경계에서의 계면 준위를 저하시킬 수 있다. 또한, 매립 절연층(31a∼31c)은 공동부(30a∼30c)를 각각 모두 메우도록 형성해도 좋고, 공동부(30a∼30c)가 일부 남도록 형성해도 좋다.
또한, 도 11의 방법에서는, 반도체 기판(11), 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 열산화를 행함으로써, 공동부(30a∼30c)에 매립 절연층(31a∼31c)을 각각 형성하는 방법에 관하여 설명했지만, CVD법으로 공동부(20)에 절연막을 성막시킴으로써, 반도체 기판(11)과 제 2 반도체층(13) 사이의 공동부(30a∼30c)를 매립 절연층(31a∼31c)으로 매립하도록 해도 좋다. 이에 따라, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 막 감소를 방지하면서, 공동부(30a∼30c)를 산화막 이외의 재료로 매립하는 것이 가능하게 된다. 이 때문에, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 이면측에 각각 배치되는 매립 절연층(31a∼31c)의 후막화를 도모하는 것이 가능해지는 동시에, 유전률을 저하시키는 것이 가능하게 되어, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 이면측의 기생 용량을 저감시킬 수 있다.
또한, 매립 절연층(31a∼31c)의 재질로서는, 예를 들면, 실리콘 산화막 외에, FSG(플루오르화 실리케이트 글라스)막이나 실리콘 질화막 등을 사용하도록 해도 좋다. 또한, 매립 절연층(31a∼31c)으로서, SOG(Spin On Glass)막 외에, PSG막, BPSG막, PAE(poly aryleneether)계막, HSQ(hydrogen silsesquioxane)계막, MSQ(methyl silsesquioxane)계막, PCB계막, CF계막, SiOC계막, SiOF계막 등의 유기 lowk막, 또는 이들의 포러스막을 사용하도록 해도 좋다.
또한, 제 6 반도체층(20) 위에 산화 방지막(25)을 설치함으로써, 제 6 반도체층(20)의 표면이 열산화되는 것을 방지하면서, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 이면측에 매립 절연층(31a∼31c)을 각각 형성하는 것이 가능하게 되어, 제 6 반도체층(20)의 막 감소를 억제하는 것이 가능해진다.
또한, 홈(26, 29)의 배치 위치를 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 소자 분리 영역에 대응시킴으로써, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)의 횡방향 및 종방향의 소자 분리를 일괄해서 행하는 것이 가능해지는 동시에, 홈(26) 내에 지지체(28)를 매립함으로써, 제 2 반도체층(14), 제 4 반도체층(17) 및 제 6 반도체층(20)을 반도체 기판(1) 위에서 지지하는 지지체(28)를 액티브 영역에 확보할 필요가 없어진다. 이 때문에, 공정 증가를 억제하면서, SOI 트랜지스터를 형성하는 것이 가능해지는 동시에, 칩 사이즈의 증대를 억제할 수 있어, SOI 트랜지스터의 비용 절감을 도모하는 것이 가능해진다.
다음에, 도 12에 나타낸 바와 같이, CVD 등의 방법에 의해 지지체(28) 위의 전체면이 덮이도록 하여 홈(29) 내에 매립된 매립 절연체(32)를 성막한다.
다음에, 도 13에 나타낸 바와 같이, CMP 또는 에치백 등의 방법으로 매립 절연체(32) 및 지지체(28)를 박막화하는 동시에, 산화 방지막(25)을 스토퍼층으로 하여, CMP에 의한 평탄화를 정지한다. 이어서, 하지 산화막(24) 및 산화 방지막(25)을 제거함으로써, 제 6 반도체층(20)의 표면을 노출시킨다.
다음에, 도 14에 나타낸 바와 같이, 제 6 반도체층(20)의 표면의 열산화를 행함으로써, 제 1 영역(Ra), 제 2 영역(Rb) 및 제 3 영역(Rc)의 제 6 반도체층(20)의 표면에 게이트 절연막(33a∼33c)을 각각 형성한다. 그리고, 게이트 절연막(33a∼33c)이 형성된 제 6 반도체층(20) 위에 CVD 등의 방법에 의해 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝함으로써, 게이트 절연막(33a∼33c) 위에 게이트 전극(34a∼34c)을 각각 형성한다.
다음에, 게이트 전극(34a∼34c)을 마스크로 하여, As, P, B 등의 불순물을 제 6 반도체층(20) 내에 이온 주입함으로써, 게이트 전극(34a∼34c)의 양측에 각각 배치된 저농도 불순물 도입층으로 이루어지는 LDD층을 제 6 반도체층(20)에 형성한다. 그리고, CVD 등의 방법에 의해, LDD층이 형성된 제 6 반도체층(20) 위에 절연층을 형성하고, RIE 등의 이방성(異方性) 에칭을 이용하여 절연층을 에치백함으로써, 게이트 전극(34a∼34c)의 측벽에 사이드 월(35a∼35c)을 각각 형성한다. 그리고, 게이트 전극(34a∼34c) 및 사이드 월(35a∼35c)을 마스크로 하여, As, P, B 등 의 불순물을 제 2 반도체층(14), 제 4 반도체층(17) 또는 제 6 반도체층(20) 내에 이온 주입함으로써, 사이드 월(35a∼35c)의 옆쪽에 각각 배치된 고농도 불순물 도입층으로 이루어지는 소스/드레인층(36a∼36c)을 제 2 반도체층(14), 제 4 반도체층(17) 또는 제 6 반도체층(20)에 형성한다. 여기서, 제 1 영역(Ra)에는 고내압 MOS 트랜지스터, 제 2 영역(Rb)에는 부분 공핍형 SOI 트랜지스터, 제 3 영역(Rc)에는 완전 공핍형 SOI 트랜지스터를 형성할 수 있다.
이에 따라, 반도체층 아래에 배치되는 매립 절연층(31a∼31c)의 깊이를 동일 반도체 기판(11) 위의 다른 영역에서 변화시키는 것이 가능해진다. 이 때문에, SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 매립 절연층(31a∼31c) 위에 형성하는 것이 가능하게 되어, 트랜지스터의 저가격화를 실현하면서, 저전압 구동, 저소비 전력, 고내압 및 고속성 등의 용도에 따른 SOI 트랜지스터를 동일 칩에 혼재하는 것이 가능하게 된다.
또한, 도 15는 상술한 실시예를 개량한 것이다. 상술한 제 2 반도체층(14), 제 4 반도체층(17), 제 6 반도체층(20)은 동일한 조성으로 구성되어 있으므로 동일층으로서 표시되어 있다. 여기서 제 1 영역(Ra)에 형성된 고내압 MOS 트랜지스터, 제 2 영역(Rb)에 형성된 부분 공핍형 SOI 트랜지스터에는 각각 펀치 스루(punch through) 현상 등에 의한 내압 열화를 방지하기 위해서, LDD 영역 바로 아래에 고농도 불순물 영역을 설치하고 있다. 이들은 스토퍼 영역, Halo 영역, Pocket 영역이라고도 불린다. 이들에 의해 드레인 영역에 고전압을 인가해도 누설 전류가 적은 양호한 트랜지스터 특성을 얻을 수 있다.
또한, 상술한 실시예에서는 매립 절연층(31a∼31c)을 형성할 때에, 제 6 반도체층(20) 표면의 열산화를 방지하기 위해서, 제 6 반도체층(20) 위에 산화 방지막(25)을 형성하는 방법에 관하여 설명했지만, 제 6 반도체층(20) 위에 산화 방지막(25)을 형성하지 않고, 매립 절연층(31a∼31c)을 형성하도록 해도 좋다. 이 경우, 매립 절연층(31a∼31c)의 형성시에 제 6 반도체층(20)의 표면에 형성된 절연막은 에칭 또는 연마에 의해 제거하도록 해도 좋다.
또한, 상술한 실시예에서는 절연체 위에 배치된 막 두께가 서로 다른 3개의 반도체층을 형성하는 방법에 관하여 설명했지만, 절연체 위에 배치된 막 두께가 서로 다른 2개의 반도체층을 형성하도록 해도 좋고, 절연체 위에 배치된 막 두께가 서로 다른 4개 이상의 반도체층을 형성하도록 해도 좋다.
본 발명에 의하면, SOI 기판을 구별하여 사용하지 않고, 서로 다른 막 두께를 갖는 반도체층을 절연체 위에 형성하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.
Claims (7)
- 반도체 기판 위에 에피택셜 성장으로 형성된 반도체층과,상기 반도체층 아래의 제 1 영역에 매립된 제 1 매립 절연층과,상기 반도체층 아래의 제 2 영역에 상기 제 1 매립 절연층보다도 깊이가 깊은 위치에 매립된 제 2 매립 절연층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 매립 절연층 위의 반도체층과 상기 제 2 매립 절연층 위의 반도체층을 수평 방향으로 소자 분리하는 소자 분리 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 에피택셜 성장으로 형성된 제 1 반도체층과,상기 제 1 반도체층 위에 에피택셜 성장으로 형성된 제 2 반도체층과,상기 반도체 기판과 상기 제 1 반도체층 사이의 제 1 영역에 매립된 제 1 매립 절연층과,상기 제 1 반도체층과 상기 제 2 반도체층 사이의 제 2 영역에 매립된 제 2 매립 절연층을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 매립 절연층 위의 제 1 반도체층 및 제 2 반도체층과 상기 제 2 매립 절연층 위의 제 2 반도체층을 수평 방향으로 소자 분리하는 소자 분리 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위의 일부의 영역에 제 1 반도체층을 성막하는 공정과,상기 제 1 반도체층보다도 에칭 레이트가 작은 제 2 반도체층을 상기 제 1 반도체층이 덮이도록 하여 상기 반도체 기판 위에 성막하는 공정과,상기 제 2 반도체층보다도 에칭 레이트가 크고 상기 제 1 반도체층과 다른 위치에 배치된 제 3 반도체층을 상기 제 2 반도체층 위의 일부의 영역에 형성하는 공정과,상기 제 3 반도체층보다도 에칭 레이트가 작은 제 4 반도체층을 상기 제 3 반도체층이 덮이도록 하여 상기 제 2 반도체층 위에 성막하는 공정과,상기 제 1 반도체층의 적어도 일부를 상기 제 2 및 제 4 반도체층으로부터 노출시키는 동시에, 상기 제 3 반도체층의 적어도 일부를 상기 제 4 반도체층으로부터 노출시키는 노출부를 형성하는 공정과,상기 노출부를 통하여 상기 제 1 및 제 3 반도체층을 선택적으로 에칭함으로써, 상기 제 1 및 제 3 반도체층이 각각 선택적으로 제거된 제 1 및 제 2 공동부를 형성하는 공정과,상기 제 1 및 제 2 공동부에 각각 매립된 제 1 및 제 2 매립 절연층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 1 반도체층과 상기 제 3 반도체층 사이의 경계에 형성된 상기 제 2 반도체층 및 상기 제 4 반도체층의 단차를 관통하여 상기 반도체 기판을 노출시키는 홈을 형성하는 공정과,상기 홈을 통하여 상기 제 2 반도체층 및 상기 제 4 반도체층을 상기 반도체 기판 위에서 지지하는 지지체를 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 반도체 기판, 상기 제 2 및 제 4 반도체층은 Si, 상기 제 1 및 제 3 반도체층은 SiGe인 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006009585A JP2007194315A (ja) | 2006-01-18 | 2006-01-18 | 半導体装置および半導体装置の製造方法 |
| JPJP-P-2006-00009585 | 2006-01-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070076511A true KR20070076511A (ko) | 2007-07-24 |
Family
ID=38262357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070004799A KR20070076511A (ko) | 2006-01-18 | 2007-01-16 | 반도체 장치 및 반도체 장치의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7847352B2 (ko) |
| JP (1) | JP2007194315A (ko) |
| KR (1) | KR20070076511A (ko) |
| CN (1) | CN101005085A (ko) |
| TW (1) | TW200733391A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2905519B1 (fr) * | 2006-08-31 | 2008-12-19 | St Microelectronics Sa | Procede de fabrication de circuit integre a transistors completement depletes et partiellement depletes |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129536A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH06163677A (ja) * | 1992-11-20 | 1994-06-10 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JP2000124092A (ja) | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ |
| JP4149644B2 (ja) * | 2000-08-11 | 2008-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2002299591A (ja) | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
| US6664146B1 (en) * | 2001-06-01 | 2003-12-16 | Advanced Micro Devices, Inc. | Integration of fully depleted and partially depleted field effect transistors formed in SOI technology |
| US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
-
2006
- 2006-01-18 JP JP2006009585A patent/JP2007194315A/ja not_active Withdrawn
-
2007
- 2007-01-16 KR KR1020070004799A patent/KR20070076511A/ko not_active Application Discontinuation
- 2007-01-16 CN CNA2007100017214A patent/CN101005085A/zh active Pending
- 2007-01-17 US US11/624,081 patent/US7847352B2/en not_active Expired - Fee Related
- 2007-01-17 TW TW096101832A patent/TW200733391A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN101005085A (zh) | 2007-07-25 |
| US7847352B2 (en) | 2010-12-07 |
| TW200733391A (en) | 2007-09-01 |
| US20070164318A1 (en) | 2007-07-19 |
| JP2007194315A (ja) | 2007-08-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |