JP2007134548A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】トランジスタの移動度の劣化またはバラツキを抑制しつつ、半導体基板上にSOI構造を安価に形成する。
【解決手段】{100}基板W1上にはエピタキシャル成長にて半導体層が形成され、{100}基板W1と半導体層との間には埋め込み絶縁層が埋め込まれ、<100>方向に沿ってチャネルが形成されるようにゲート電極G1が配置されたNチャネル電界効果型トランジスタを半導体層に形成するとともに、<100>方向に沿ってチャネルが形成されるようにゲート電極G2が配置されたPチャネル電界効果型トランジスタを半導体層に形成する。
【選択図】図1
【解決手段】{100}基板W1上にはエピタキシャル成長にて半導体層が形成され、{100}基板W1と半導体層との間には埋め込み絶縁層が埋め込まれ、<100>方向に沿ってチャネルが形成されるようにゲート電極G1が配置されたNチャネル電界効果型トランジスタを半導体層に形成するとともに、<100>方向に沿ってチャネルが形成されるようにゲート電極G2が配置されたPチャネル電界効果型トランジスタを半導体層に形成する。
【選択図】図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。
また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、Si/SiGe層に第1の溝を形成する。そして、第1の溝に支持体を埋め込んだ後、SiGe層を支持体から露出させる第2の溝を形成し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層が形成されたSBSI構造を形成する。
特開2002−299591号公報
特開2000−124092号公報
T.Sakai et al."Separation by Bonding Si Islands(SBSI) for LSI Application",S econd International SiGe Technology and Device Meeting,Meeting Abstract,pp.230 −231,May(2004)
しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や研磨では、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった
また、非特許文献1に開示された方法では、Si基板とSi層との間にSiO2層を埋め込むための熱酸化を行うと、Si基板とSi層との間に埋め込まれたSiO2層および第1の溝に埋め込まれた支持体の応力が変化し、Si基板上に引っ張り応力がかかる。そして、Si基板上に引っ張り応力がかかると、トランジスタの移動度が劣化したり、トランジスタの移動度のバラツキの原因になるという問題があった。
また、非特許文献1に開示された方法では、Si基板とSi層との間にSiO2層を埋め込むための熱酸化を行うと、Si基板とSi層との間に埋め込まれたSiO2層および第1の溝に埋め込まれた支持体の応力が変化し、Si基板上に引っ張り応力がかかる。そして、Si基板上に引っ張り応力がかかると、トランジスタの移動度が劣化したり、トランジスタの移動度のバラツキの原因になるという問題があった。
そこで、本発明の目的は、トランジスタの移動度の劣化またはバラツキを抑制しつつ、半導体基板上にSOI構造を安価に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、{100}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<100>方向に沿ってチャネルが配置された電界効果型トランジスタとを備えることを特徴とする。
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Pチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Nチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、電界効果型トランジスタの低消費電力化および低電圧駆動化を図りつつ、電界効果型トランジスタの高速化を実現することができる。
なお、{100}半導体基板上で<100>方向に沿って配置するとは、{100}結晶面上で存在可能な等価な<100>方向のうち、いずれかの方向に配置することをいう。例えば(100)半導体基板の場合、そのような等価な方向には、[011](または[0−1−1])と、[01−1](または[0−11])の二つがあるが、いずれの方向に配置してもよい。
また、本発明の一態様に係る半導体装置によれば、{100}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<100>方向に沿ってチャネルが配置されたPチャネル電界効果型トランジスタと、前記半導体層上に<110>方向に沿ってチャネルが配置されたNチャネル電界効果型トランジスタとを備えることを特徴とする。
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタの移動度の劣化を抑制することができ、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタの駆動能力のバランスをとることができる。
また、本発明の一態様に係る半導体装置によれば、{100}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<100>方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、{100}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<100>方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
これにより、電界効果型トランジスタのチャネルを複数の方向に配置することを可能としつつ、ヤング率の小さい方向に沿って電界効果型トランジスタのチャネルを配置することが可能となり、埋め込み絶縁層の応力の変化に伴って発生する基板面の応力の影響を軽減することが可能となるとともに、電界効果型トランジスタのレイアウトの自由度を確保することができる。このため、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、{110}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{110}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<100>方向に沿ってチャネルが配置された第1の電界効果型トランジスタと、前記半導体層上に<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタとを備えることを特徴とする。
これにより、{110}半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、{110}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{110}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<211>方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、{110}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{110}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<211>方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
これにより、{110}半導体基板を用いた場合においても、基板面のヤング率を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、{111}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{111}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<211>方向に沿ってチャネルが配置された第1の電界効果型トランジスタと、前記半導体層上に<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタとを備えることを特徴とする。
これにより、{111}半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、{111}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{111}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<110>方向または<211>方向に沿って互いに120度または60度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、{111}半導体基板上にエピタキシャル成長にて形成された半導体層と、前記{111}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、前記半導体層上に<110>方向または<211>方向に沿って互いに120度または60度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする。
これにより、{111}半導体基板を用いた場合においても、結晶方位を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{100}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<100>方向に沿ってチャネルが配置された電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、第2半導体層を残したまま第1半導体層を除去することが可能となり、第2半導体層下に空洞部を形成することが可能となるとともに、第2半導体層を支持体にて覆うことで、第2半導体層下に空洞部が形成された場合においても、第2半導体層を支持体にて半導体基板上に支持することが可能となる。また、第1半導体層の端部の一部を露出させる開口部を絶縁膜に設けることにより、第1半導体層上に第2半導体層が積層された場合においても、エッチングガスまたはエッチング液を第1半導体層に接触させることが可能となり、第2半導体層を残したまま第1半導体層を除去することが可能となるとともに、第2半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。さらに、埋め込み絶縁層および支持体の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Pチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Nチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、第2半導体層の欠陥の発生を低減させつつ、第2半導体層を埋め込み絶縁層上に配置することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、SOI基板を用いることなく、第2半導体層上にSOIトランジスタを形成することが可能となり、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化、低電圧駆動化および高速化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{100}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<100>方向に沿ってチャネルが配置されたPチャネル電界効果型トランジスタを前記第2半導体層に形成する工程と、<110>方向に沿ってチャネルが配置されたNチャネル電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、埋め込み絶縁層および支持体の応力の変化に伴って引っ張り応力が半導体基板にかかった場合においても、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタの移動度の劣化を抑制することができ、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタの駆動能力のバランスをとることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{100}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<100>方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、電界効果型トランジスタのチャネルを複数の方向に配置することを可能としつつ、ヤング率の小さい方向に沿って電界効果型トランジスタのチャネルを配置することが可能となり、埋め込み絶縁層および支持体の応力の変化に伴って発生する応力の影響を軽減することが可能となるとともに、電界効果型トランジスタのレイアウトの自由度を確保することができる。このため、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{110}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<100>方向に沿ってチャネルが配置された第1の電界効果型トランジスタを前記第2半導体層に形成する工程と、<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、{110}半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、SOI基板を用いることなく、SOIトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{110}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<211>方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、{110}半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、SOI基板を用いることなく、SOIトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{111}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<211>方向に沿ってチャネルが配置された第1の電界効果型トランジスタを前記第2半導体層に形成する工程と、<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、{111}半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、SOI基板を用いることなく、SOIトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、{111}半導体基板上に第1半導体層を形成する工程と、前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、<110>方向または<211>方向に沿って互いに120度または60度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする。
これにより、{111}半導体基板を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、SOI基板を用いることなく、SOIトランジスタを構成することができ、コスト増を抑制しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。
図1において、{100}基板W1上にはエピタキシャル成長にて半導体層が形成され、{100}基板W1と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{100}基板W1上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G1が配置されるとともに、この半導体層には、ゲート電極G1を挟み込むようにドレイン層D1およびソース層S1が形成され、Nチャネル電界効果型トランジスタが構成されている。また、{100}基板W1上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G2が配置されるとともに、この半導体層には、ゲート電極G2を挟み込むようにドレイン層D2およびソース層S2が形成され、Pチャネル電界効果型トランジスタが構成されている。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。
図1において、{100}基板W1上にはエピタキシャル成長にて半導体層が形成され、{100}基板W1と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{100}基板W1上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G1が配置されるとともに、この半導体層には、ゲート電極G1を挟み込むようにドレイン層D1およびソース層S1が形成され、Nチャネル電界効果型トランジスタが構成されている。また、{100}基板W1上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G2が配置されるとともに、この半導体層には、ゲート電極G2を挟み込むようにドレイン層D2およびソース層S2が形成され、Pチャネル電界効果型トランジスタが構成されている。
なお、{100}基板W1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が{100}基板W1にかかった場合においても、Pチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Nチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、{100}基板W1上に形成される電界効果型トランジスタの低消費電力化および低電圧駆動化を図りつつ、電界効果型トランジスタの高速化を実現することができる。
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が{100}基板W1にかかった場合においても、Pチャネル電界効果型トランジスタでは、移動度の劣化を抑制することが可能となるとともに、Nチャネル電界効果型トランジスタでは、移動度を向上させることが可能となる。このため、{100}基板W1上に形成される電界効果型トランジスタの低消費電力化および低電圧駆動化を図りつつ、電界効果型トランジスタの高速化を実現することができる。
図2は、本発明の第2実施形態に係る半導体装置の概略構成を示す平面図である。
図2において、{100}基板W2上にはエピタキシャル成長にて半導体層が形成され、{100}基板W2と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{100}基板W2上に形成された半導体層上には、<110>方向に沿ってチャネルが形成されるようにゲート電極G11が配置されるとともに、この半導体層には、ゲート電極G11を挟み込むようにドレイン層D11およびソース層S11が形成され、Nチャネル電界効果型トランジスタが構成されている。また、{100}基板W2上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G12が配置されるとともに、この半導体層には、ゲート電極G12を挟み込むようにドレイン層D12およびソース層S12が形成され、Pチャネル電界効果型トランジスタが構成されている。
図2において、{100}基板W2上にはエピタキシャル成長にて半導体層が形成され、{100}基板W2と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{100}基板W2上に形成された半導体層上には、<110>方向に沿ってチャネルが形成されるようにゲート電極G11が配置されるとともに、この半導体層には、ゲート電極G11を挟み込むようにドレイン層D11およびソース層S11が形成され、Nチャネル電界効果型トランジスタが構成されている。また、{100}基板W2上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G12が配置されるとともに、この半導体層には、ゲート電極G12を挟み込むようにドレイン層D12およびソース層S12が形成され、Pチャネル電界効果型トランジスタが構成されている。
これにより、埋め込み絶縁層の応力の変化に伴って引っ張り応力が{100}基板W2にかかった場合においても、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタの移動度の劣化を抑制することができ、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタの駆動能力のバランスをとることができる。
図3は、本発明の第3実施形態に係る半導体装置の概略構成を示す平面図である。
図3において、{100}基板W3上にはエピタキシャル成長にて半導体層が形成され、{100}基板W3と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{100}基板W3上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G21が配置されるとともに、この半導体層には、ゲート電極G21を挟み込むようにドレイン層D21およびソース層S21が形成されている。また、{100}基板W3上に形成された半導体層上には、<100>方向に沿ってゲート電極G21と直交する方向にチャネルが形成されるようにゲート電極G22が配置されるとともに、この半導体層には、ゲート電極G22を挟み込むようにドレイン層D22およびソース層S22が形成されている。
図3において、{100}基板W3上にはエピタキシャル成長にて半導体層が形成され、{100}基板W3と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{100}基板W3上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G21が配置されるとともに、この半導体層には、ゲート電極G21を挟み込むようにドレイン層D21およびソース層S21が形成されている。また、{100}基板W3上に形成された半導体層上には、<100>方向に沿ってゲート電極G21と直交する方向にチャネルが形成されるようにゲート電極G22が配置されるとともに、この半導体層には、ゲート電極G22を挟み込むようにドレイン層D22およびソース層S22が形成されている。
これにより、電界効果型トランジスタのチャネルを複数の方向に配置することを可能としつつ、ヤング率の小さい方向に沿って電界効果型トランジスタのチャネルを配置することが可能となり、埋め込み絶縁層の応力の変化に伴って発生する基板面の応力の影響を軽減することが可能となるとともに、電界効果型トランジスタのレイアウトの自由度を確保することができる。このため、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
なお、応力をσ、歪をε、ヤング率をEとすると、応力σは以下の式で表される。そして、例えば、シリコン基板の場合、ヤング率Eは面方位に依存し、代表的な面に対するヤング率Eは以下のようになる。
<100>:130.8GPa
<110>:169.7GPa
<111>:188.4GPa
<211>:169.7GPa
このため、シリコン基板上に電界効果型トランジスタを形成する場合、埋め込み絶縁層の応力の変化に伴う電界効果型トランジスタの特性のバラツキを抑制するためには、ヤング率Eの小さい<100>をチャネル方向に配することが好ましい。<100>をチャネル方向に配することができない場合には、<100>に次いでヤング率Eの小さい<110>や<211>をチャネル方向に配することが好ましい。
<100>:130.8GPa
<110>:169.7GPa
<111>:188.4GPa
<211>:169.7GPa
このため、シリコン基板上に電界効果型トランジスタを形成する場合、埋め込み絶縁層の応力の変化に伴う電界効果型トランジスタの特性のバラツキを抑制するためには、ヤング率Eの小さい<100>をチャネル方向に配することが好ましい。<100>をチャネル方向に配することができない場合には、<100>に次いでヤング率Eの小さい<110>や<211>をチャネル方向に配することが好ましい。
図4は、本発明の第4実施形態に係る半導体装置の概略構成を示す平面図である。
図4において、{110}基板W4上にはエピタキシャル成長にて半導体層が形成され、{110}基板W4と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{110}基板W4上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G31が配置されるとともに、この半導体層には、ゲート電極G31を挟み込むようにドレイン層D31およびソース層S31が形成されている。また、{110}基板W4上に形成された半導体層上には、<110>方向に沿ってチャネルが形成されるようにゲート電極G32が配置されるとともに、この半導体層には、ゲート電極G32を挟み込むようにドレイン層D32およびソース層S32が形成されている。
図4において、{110}基板W4上にはエピタキシャル成長にて半導体層が形成され、{110}基板W4と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{110}基板W4上に形成された半導体層上には、<100>方向に沿ってチャネルが形成されるようにゲート電極G31が配置されるとともに、この半導体層には、ゲート電極G31を挟み込むようにドレイン層D31およびソース層S31が形成されている。また、{110}基板W4上に形成された半導体層上には、<110>方向に沿ってチャネルが形成されるようにゲート電極G32が配置されるとともに、この半導体層には、ゲート電極G32を挟み込むようにドレイン層D32およびソース層S32が形成されている。
これにより、{110}基板W4を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図5は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図である。
図5は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図である。
図5において、{110}基板W5上にはエピタキシャル成長にて半導体層が形成され、{110}基板W5と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{110}基板W5上に形成された半導体層上には、<211>方向に沿ってチャネルが形成されるようにゲート電極G41が配置されるとともに、この半導体層には、ゲート電極G41を挟み込むようにドレイン層D41およびソース層S41が形成されている。また、{110}基板W5上に形成された半導体層上には、<211>方向に沿ってゲート電極G41と異なる方向にチャネルが形成されるようにゲート電極G42が配置されるとともに、この半導体層には、ゲート電極G42を挟み込むようにドレイン層D42およびソース層S42が形成されている。なお、ゲート電極G41、G42の交差角は109.47度または70.53度である。
これにより、{110}基板W5を用いた場合においても、基板面のヤング率を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図6は、本発明の第6実施形態に係る半導体装置の概略構成を示す平面図である。
図6において、{111}基板W6上にはエピタキシャル成長にて半導体層が形成され、{111}基板W6と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{111}基板W6上に形成された半導体層上には、<211>方向に沿ってチャネルが形成されるようにゲート電極G51が配置されるとともに、この半導体層には、ゲート電極G51を挟み込むようにドレイン層D51およびソース層S51が形成されている。また、{111}基板W6上に形成された半導体層上には、<110>方向に沿ってゲート電極G52が配置されるとともに、この半導体層には、ゲート電極G52を挟み込むようにドレイン層D52およびソース層S52が形成されている。
図6において、{111}基板W6上にはエピタキシャル成長にて半導体層が形成され、{111}基板W6と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{111}基板W6上に形成された半導体層上には、<211>方向に沿ってチャネルが形成されるようにゲート電極G51が配置されるとともに、この半導体層には、ゲート電極G51を挟み込むようにドレイン層D51およびソース層S51が形成されている。また、{111}基板W6上に形成された半導体層上には、<110>方向に沿ってゲート電極G52が配置されるとともに、この半導体層には、ゲート電極G52を挟み込むようにドレイン層D52およびソース層S52が形成されている。
これにより、{111}基板W6を用いた場合においても、電界効果型トランジスタの特性のバラツキを抑制しつつ、電界効果型トランジスタを高密度集積化することが可能となるとともに、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図7は、本発明の第7実施形態に係る半導体装置の概略構成を示す平面図である。
図7は、本発明の第7実施形態に係る半導体装置の概略構成を示す平面図である。
図7において、{111}基板W7上にはエピタキシャル成長にて半導体層が形成され、{111}基板W7と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{111}基板W7上に形成された半導体層上には、<110>方向に沿ってチャネルが形成されるようにゲート電極G61が配置されるとともに、この半導体層には、ゲート電極G61を挟み込むようにドレイン層D61およびソース層S61が形成されている。また、{111}基板W7上に形成された半導体層上には、<110>方向に沿ってゲート電極G61と異なる方向にゲート電極G62が配置されるとともに、この半導体層には、ゲート電極G62を挟み込むようにドレイン層D62およびソース層S62が形成されている。さらに、{111}基板W7上に形成された半導体層上には、<110>方向に沿ってゲート電極G61、G62と異なる方向にゲート電極G63が配置されるとともに、この半導体層には、ゲート電極G63を挟み込むようにドレイン層D63およびソース層S63が形成されている。なお、ゲート電極G61、G62、G63の交差角は120度または60度である。
これにより、{111}基板W7を用いた場合においても、基板面の結晶方位を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図8は、本発明の第8実施形態に係る半導体装置の概略構成を示す平面図である。
図8において、{111}基板W8上にはエピタキシャル成長にて半導体層が形成され、{111}基板W8と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{111}基板W8上に形成された半導体層上には、<211>方向に沿ってチャネルが形成されるようにゲート電極G71が配置されるとともに、この半導体層には、ゲート電極G71を挟み込むようにドレイン層D71およびソース層S71が形成されている。また、{111}基板W8上に形成された半導体層上には、<211>方向に沿ってゲート電極G71と異なる方向にゲート電極G72が配置されるとともに、この半導体層には、ゲート電極G72を挟み込むようにドレイン層D72およびソース層S72が形成されている。さらに、{111}基板W8上に形成された半導体層上には、<211>方向に沿ってゲート電極G71、G72と異なる方向にゲート電極G73が配置されるとともに、この半導体層には、ゲート電極G73を挟み込むようにドレイン層D73およびソース層S73が形成されている。なお、ゲート電極G71、G72、G73の交差角は120度または60度である。
図8において、{111}基板W8上にはエピタキシャル成長にて半導体層が形成され、{111}基板W8と半導体層との間には埋め込み絶縁層が埋め込まれている。そして、{111}基板W8上に形成された半導体層上には、<211>方向に沿ってチャネルが形成されるようにゲート電極G71が配置されるとともに、この半導体層には、ゲート電極G71を挟み込むようにドレイン層D71およびソース層S71が形成されている。また、{111}基板W8上に形成された半導体層上には、<211>方向に沿ってゲート電極G71と異なる方向にゲート電極G72が配置されるとともに、この半導体層には、ゲート電極G72を挟み込むようにドレイン層D72およびソース層S72が形成されている。さらに、{111}基板W8上に形成された半導体層上には、<211>方向に沿ってゲート電極G71、G72と異なる方向にゲート電極G73が配置されるとともに、この半導体層には、ゲート電極G73を挟み込むようにドレイン層D73およびソース層S73が形成されている。なお、ゲート電極G71、G72、G73の交差角は120度または60度である。
これにより、{111}基板W8を用いた場合においても、基板面の結晶方位を一致させつつ、電界効果型トランジスタのチャネルを複数の方向に配置することが可能となるとともに、電界効果型トランジスタの特性のバラツキを抑制することができ、電界効果型トランジスタを高密度集積化しつつ、電界効果型トランジスタの低消費電力化および低電圧駆動化を実現することができる。
図9(a)〜図15(a)は、本発明の第9実施形態に係る半導体装置の製造方法を示す平面図、図9(b)〜図15(b)は、図9(a)〜図15(a)のA1−A1´〜A7−A7´線でそれぞれ切断した断面図、図9(c)〜図15(c)は、図9(a)〜図15(a)のB1−B1´〜B7−B7´線でそれぞれ切断した断面図である。
図9において、熱酸化などの方法により半導体基板1上の全面に酸化膜2を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜2をパターニングすることにより、半導体基板1にSOI構造を配置するための開口部Kを形成する。そして、選択エピタキシャル成長を行うことにより、半導体基板1上に第1半導体層3および第2半導体層4を順次形成する。
図9において、熱酸化などの方法により半導体基板1上の全面に酸化膜2を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜2をパターニングすることにより、半導体基板1にSOI構造を配置するための開口部Kを形成する。そして、選択エピタキシャル成長を行うことにより、半導体基板1上に第1半導体層3および第2半導体層4を順次形成する。
なお、第1半導体層3は、半導体基板1および第2半導体層4よりもエッチングレートが大きな材質を用いることができ、半導体基板1、第1半導体層3および第2半導体層4の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1半導体層3としてSiGe、第2半導体層4としてSiを用いることが好ましい。これにより、第1半導体層3と第2半導体層4との間の格子整合をとることを可能としつつ、第1半導体層3と第2半導体層4との間の選択比を確保することができる。なお、第1半導体層3としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1半導体層3の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1半導体層3および第2半導体層4の膜厚は、例えば、1〜100nm程度とすることができる。
次に、フォトリソグラフィー技術およびエッチング技術を用いて半導体基板1、第2半導体層4および第1半導体層3をパターニングすることにより、半導体基板1の一部を露出させる開口部7を形成する。なお、図10以降では、半導体基板上1に存在する酸化膜2を省略する。
なお、半導体基板1の一部を露出させる場合、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、開口部7の配置位置は、第2半導体層4の素子分離領域の一部に対応させることができる。
なお、半導体基板1の一部を露出させる場合、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、開口部7の配置位置は、第2半導体層4の素子分離領域の一部に対応させることができる。
次に、図11に示すように、CVDなどの方法により半導体基板1上の全面に支持体8を成膜する。なお、支持体8は、開口部7内における第1半導体層3および第2半導体層4の側壁にも成膜され、第2半導体層4を半導体基板1上で支持することができる。また、支持体8の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体8の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体8、第2半導体層4および第1半導体層3をパターニングすることにより、支持体8および第2半導体層4から第1半導体層3の一部を露出させる露出面9を形成する。
なお、露出面9の配置位置は、第2半導体層4の素子分離領域の一部に対応させることができる。また、第1半導体層3の一部を露出させる場合、第1半導体層3の表面でエッチングを止めるようにしてもよいし、第1半導体層3をオーバーエッチングして第1半導体層3に凹部を形成するようにしてもよい。あるいは、露出面9が形成される第1半導体層3を貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1半導体層3のエッチングを途中で止めることにより、半導体基板1の表面が露出されることを防止することができる。このため、第1半導体層3をエッチング除去する際に、半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板1のオーバーエッチングを抑制することができる。
なお、露出面9の配置位置は、第2半導体層4の素子分離領域の一部に対応させることができる。また、第1半導体層3の一部を露出させる場合、第1半導体層3の表面でエッチングを止めるようにしてもよいし、第1半導体層3をオーバーエッチングして第1半導体層3に凹部を形成するようにしてもよい。あるいは、露出面9が形成される第1半導体層3を貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1半導体層3のエッチングを途中で止めることにより、半導体基板1の表面が露出されることを防止することができる。このため、第1半導体層3をエッチング除去する際に、半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板1のオーバーエッチングを抑制することができる。
次に、図13に示すように、露出面9を介してエッチングガスまたはエッチング液を第1半導体層3に接触させることにより、第1半導体層3をエッチング除去し、半導体基板1と第2半導体層4との間に空洞部10を形成する。
ここで、開口部7内に支持体8を設けることにより、第1半導体層3が除去された場合においても、第2半導体層4を半導体基板1上で支持することが可能となるとともに、開口部7とは別に露出面9を設けることにより、第1半導体層3上に第2半導体層4が積層された場合においても、第2半導体層4下の第1半導体層3にエッチングガスまたはエッチング液を接触させることが可能となる。
ここで、開口部7内に支持体8を設けることにより、第1半導体層3が除去された場合においても、第2半導体層4を半導体基板1上で支持することが可能となるとともに、開口部7とは別に露出面9を設けることにより、第1半導体層3上に第2半導体層4が積層された場合においても、第2半導体層4下の第1半導体層3にエッチングガスまたはエッチング液を接触させることが可能となる。
このため、第2半導体層4の欠陥の発生を低減させつつ、第2半導体層4を絶縁体上に配置することが可能となり、第2半導体層4の品質を損なうことなく、第2半導体層4半導体基板1との間の絶縁を図ることが可能となる。
なお、半導体基板1および第2半導体層4がSi、第1半導体層3がSiGeの場合、第1半導体層3のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2半導体層4のオーバーエッチングを抑制しつつ、第1半導体層3を除去することが可能となる。また、第1半導体層3のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
なお、半導体基板1および第2半導体層4がSi、第1半導体層3がSiGeの場合、第1半導体層3のエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2半導体層4のオーバーエッチングを抑制しつつ、第1半導体層3を除去することが可能となる。また、第1半導体層3のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
また、第1半導体層3をエッチング除去する前に、陽極酸化などの方法により第1半導体層3を多孔質化するようにしてもよいし、第1半導体層3にイオン注入を行うことにより、第1半導体層3をアモルファス化するようにしてもよいし、半導体基板1としてP型半導体基板を用いるようにしてもよい。これにより、第1半導体層3のエッチングレートを増大させることが可能となり、第2半導体層4のオーバーエッチングを抑制しつつ、第1半導体層3のエッチング面積を拡大することができる。
次に、図14に示すように、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する。なお、空洞部10に埋め込み絶縁層11を形成した後、1000℃以上の高温アニールを行うようにしてもよい。これにより、支持体8をリフローさせることが可能となり、第2半導体層4を上から押さえつける応力かかり、埋め込み絶縁層11を隙間なく形成することが出来る。また、埋め込み絶縁層11は空洞部10を全て埋めるように形成しても良いし、空洞部10が一部残るように形成しても良い。
また、図14の方法では、半導体基板1および第2半導体層4の熱酸化を行うことにより、半導体基板1と第2半導体層4との間の空洞部10に埋め込み絶縁層11を形成する方法について説明したが、CVD法にて半導体基板1と第2半導体層4との間の空洞部10に絶縁膜を成膜させることにより、半導体基板1と第2半導体層4との間の空洞部10を埋め込み絶縁層11で埋め込むようにしてもよい。これにより、第2半導体層4の膜減りを防止しつつ、半導体基板1と第2半導体層4との間の空洞部10を酸化膜以外の材料で埋め込むことが可能となる。このため、第2半導体層4の裏面側に配置される埋め込み絶縁層11の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第2半導体層4の裏面側の寄生容量を低減させることができる。
なお、埋め込み絶縁層11の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケートグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層11として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。
次に、図15に示すように、エッチバックまたはCMP(化学的機械的研磨)などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体8を薄膜化することにより、第2半導体層4の表面を露出させる。
そして、第2半導体層4の表面の熱酸化を行うことにより、第2半導体層4の表面にゲート絶縁膜20を形成する。そして、CVDなどの方法により、ゲート絶縁膜20が形成された第2半導体層4上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層4上にゲート電極21を形成する。
そして、第2半導体層4の表面の熱酸化を行うことにより、第2半導体層4の表面にゲート絶縁膜20を形成する。そして、CVDなどの方法により、ゲート絶縁膜20が形成された第2半導体層4上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2半導体層4上にゲート電極21を形成する。
次に、ゲート電極21をマスクとして、As、P、Bなどの不純物を第2半導体層4内にイオン注入することにより、ゲート電極21の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を第2半導体層4に形成する。そして、CVDなどの方法により、LDD層が形成された第2半導体層4上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極21の側壁にサイドウォール22をそれぞれ形成する。そして、ゲート電極21およびサイドウォール22をマスクとして、As、P、Bなどの不純物を第2半導体層4内にイオン注入することにより、サイドウォール22の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層23a、23bを第2半導体層4に形成する。
これにより、第2半導体層4の欠陥の発生を低減させつつ、第2半導体層4を埋め込み絶縁層11上に配置することが可能となる。このため、SOI基板を用いることなく、第2半導体層4上にSOIトランジスタを形成することが可能となり、SOIトランジスタの低価格化を実現することが可能となるとともに、SOIトランジスタの品質を向上させることができる。
ここで、電界効果型トランジスタを第2半導体層4に形成する場合、図1から図8のいずれかの方向にゲート電極21を配置することができ、電界効果型トランジスタの移動度の劣化またはバラツキを抑制しつつ、第2半導体層4上にSOI構造を安価に形成することができる。
W1〜W8 基板、G1、G2、G11、G12、G21、G22、G31、G32、G41、G42、G51、G52、G61、G62、G71、G72 ゲート電極、D1、D2、D11、D12、D21、D22、D31、D32、D41、D42、D51、D52、D61、D62、D71、D72 ドレイン層、S1、S2、S11、S12、S21、S22、S31、S32、S41、S42、S51、S52、S61、S62、S71、S72 ソース層、1 半導体基板、2 酸化膜、3 第1半導体層、4 第2半導体層、7 開口部、8 支持体、9 露出面、10 空洞部、11 埋め込み絶縁層、20 ゲート絶縁膜、21 ゲート電極、22 サイドウォールスペーサ、23a、23b ソース/ドレイン層
Claims (14)
- {100}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<100>方向に沿ってチャネルが配置された電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {100}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<100>方向に沿ってチャネルが配置されたPチャネル電界効果型トランジスタと、
前記半導体層上に<110>方向に沿ってチャネルが配置されたNチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {100}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{100}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<100>方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {110}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{110}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<100>方向に沿ってチャネルが配置された第1の電界効果型トランジスタと、
前記半導体層上に<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {110}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{110}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<211>方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {111}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{111}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<211>方向に沿ってチャネルが配置された第1の電界効果型トランジスタと、
前記半導体層上に<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {111}半導体基板上にエピタキシャル成長にて形成された半導体層と、
前記{111}半導体基板と前記半導体層との間に埋め込まれた埋め込み絶縁層と、
前記半導体層上に<110>方向または<211>方向に沿って互いに120度または60度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタとを備えることを特徴とする半導体装置。 - {100}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<100>方向に沿ってチャネルが配置された電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - {100}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<100>方向に沿ってチャネルが配置されたPチャネル電界効果型トランジスタを前記第2半導体層に形成する工程と、
<110>方向に沿ってチャネルが配置されたNチャネル電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - {100}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<100>方向に沿って互いに直交するようにチャネルが配置された複数の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - {110}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<100>方向に沿ってチャネルが配置された第1の電界効果型トランジスタを前記第2半導体層に形成する工程と、
<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - {110}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<211>方向に沿って互いに異なる方向にチャネルが配置された複数の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - {111}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<211>方向に沿ってチャネルが配置された第1の電界効果型トランジスタを前記第2半導体層に形成する工程と、
<110>方向に沿ってチャネルが配置された第2の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - {111}半導体基板上に第1半導体層を形成する工程と、
前記第1半導体層よりもエッチングレートが小さな第2半導体層を前記第1半導体層上に形成する工程と、
前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1半導体層の少なくとも一部を前記第2半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記第2半導体層下に形成する工程と、
前記露出部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
<110>方向または<211>方向に沿って互いに120度または60度の角度を成すようにチャネルが配置された複数の電界効果型トランジスタを前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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JP2005327053A JP2007134548A (ja) | 2005-11-11 | 2005-11-11 | 半導体装置および半導体装置の製造方法 |
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JP2005327053A JP2007134548A (ja) | 2005-11-11 | 2005-11-11 | 半導体装置および半導体装置の製造方法 |
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Cited By (2)
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JP2013055238A (ja) * | 2011-09-05 | 2013-03-21 | Seiko Instruments Inc | 半導体装置 |
JP2015179782A (ja) * | 2014-03-19 | 2015-10-08 | 株式会社東芝 | 半導体装置 |
-
2005
- 2005-11-11 JP JP2005327053A patent/JP2007134548A/ja not_active Withdrawn
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