KR20090039061A - 트랜지스터 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터 소자 및 그 제조 방법에 관한 것으로, 기판; 상기 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층; 상기 중간층 상에 형성된 소스 및 드레인; 상기 소스 및 상기 드레인 사이에 형성된 채널; 상기 채널 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 게이트 전극층;을 포함하는 트랜지스터 소자를 제공한다.
Description
본 발명은 트랜지스터에 관한 것으로, 부분적으로 또는 완전한 공핍 구조를 지니는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 모스 트랜지스터는 실리콘 기판을 사용하여 형성시킨다. 그러나, 이러한 실리콘 기판은 소스 및 드레인 영역을 얇게 형성하기가 어렵고 실리콘 기판과의 접합면에 형성되는 기생 접합 캐새시터를 줄이기 어렵기 때문에 동작 속도를 개선하기 어려운 문제가 있다.
이를 해결하기 위하여 SOI(silicon on insulation) 구조를 지닌 모스 트랜지스터가 제안되었다. SOI 구조의 모스 트랜지스터는 단위 소자가 형성되는 실리콘층이 절연층을 사이에 두고 실리콘 기판과 전기적으로 완전히 분리되는 구조를 지니고 있다. SOI 구조를 도입하여 IC 칩 내에 형성된 단위 소자들간에 나타나는 용량성 결합(capacitive coupling)이 줄어드는 이점이 있다. 이와 같은 구조의 모스 트랜지스터는 문턱 기울기(threshold slope)가 크며 저전압 하에서도 소자 특성 저하가 거의 없는 장점이 있다.
도 1은 종래 기술에 의한 일반적인 SOI 구조를 지닌 트랜지스터 구조를 나타낸 도면이다. 도 1을 참조하면, 기판(11) 상에 SiO2 등으로 형성된 절연층(12)이 마련되어 있으며, 절연층(12) 상에는 실리콘층이 형성되며, 실리콘층은 소스(14a), 드레인(14b) 및 SOI 채널(15)을 포함하고 있다. 소스(14a) 및 드레인(14b) 양측부에는 소자 분리막(13)이 형성되어 있다. 채널(15) 상에는 게이트 절연층(16) 및 게이트 전극(17)이 형성되어 있다. 기판(11), 절연층(12) 및 그 상부의 실리콘층은 SOI 구조를 지닌 것을 알 수 있다.
상술한 바와 같은 SOI 구조를 제조하는 방법에는 여러가지가 있으며, 그 중 대표적인 것이 재결정, FIPOS(full isolation by porous oxidized silicon), SIMOX(separation by implanted oxygen), wafer bonding 등이 있다. 그러나 대부분의 제조 방법이 복잡하거나 채널 부분으로 사용하는 층의 quality가 벌크 실리콘에 비해 떨어지며, SOI 웨이퍼 가격이 벌크 실리콘 웨이퍼에 비해 월등히 비싼 문제가 있다.
본 발명에서는 기판 및 채널이 분리된 형태의 트랜지스터 구조체를 간단한 제조 공정으로 제공하는 것을 목적으로 한다.
본 발명에서는
기판;
상기 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층;
상기 중간층 상에 형성된 소스 및 드레인;
상기 소스 및 상기 드레인 사이에 형성된 채널;
상기 채널 상에 형성된 게이트 절연층; 및
상기 게이트 절연층 상에 형성된 게이트 전극층;을 포함하는 트랜지스터 소자를 제공한다.
본 발명에 있어서, 상기 채널은 상기 소스 및 드레인을 연결하는 나노 와이어일 수 있다.
본 발명에 있어서, 상기 나노 와이어는 다수개로 형성될 수 있다.
본 발명에 있어서, 상기 채널은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함할 수 있다.
본 발명에 있어서, 상기 소스 및 드레인은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함할 수 있다.
본 발명에 있어서, 상기 기판 및 상기 중간층 사이에 버퍼층을 더 포함할 수 있다.
또한, 본 발명에서는,
(가) 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층을 형성하고, 상기 중간층 상에 반도체층을 형성하는 단계;
(나) 상기 반도체층 상에 마스크층을 위치시키고, 상기 반도체층 및 상기 중간층에 트랜치를 형성하고 상기 중간층을 산화시킨 뒤, 상기 트랜치를 매립하여 소자 분리막을 형성하는 단계;
(다) 상기 반도체층에 채널을 형성하고, 상기 채널 상에 게이트 절연층 및 게이트 전극층을 형성하는 단계; 및
(라) 상기 채널 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터의 제조 방법을 제공한다.
또한, 본 발명에서는,
(가) 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층을 형성하고, 상기 중간층 상에 반도체층을 형성하는 단계;
(나) 상기 반도체층 상에 마스크층을 형성하고, 상기 마스크층 패터닝하고 상기 중간층 및 반도체층을 식각하여 중앙 영역의 폭이 좁아지도록 형성하는 단계;
(다) 상기 중간층을 산화시킨 뒤, 산화물 식각 공정을 실시하여 상기 중간층의 중앙 영역을 제거하여 상기 반도체층 중앙 영역에 나노 와이어 구조의 채널을 형성하는 단계; 및
(라) 상기 채널 표면에 게이트 절연층 및 게이트 전극층을 형성하고, 상기 채널의 양측에 소스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터 제조 방법을 제공한다.
또한, 본 발명에서는,
(가) 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층을 형성하고, 상기 중간층 상에 반도체층을 형성하는 단계;
(나) 상기 반도체층 상에 마스크층을 형성한 뒤, 상기 중간층 및 상기 반도체층의 양측부를 식각하고, 상기 중간층을 산화시키는 단계;
(다) 상기 중간층의 양측을 식각하고, 상기 마스크층을 제거한 뒤, 상기 반도체층을 채널로 형성하는 단계; 및
(라) 상기 채널의 중앙 영역의 표면에 게이트 절연층 및 게이트 전극층을 형성하고, 상기 채널의 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터의 제조 방법을 제공한다.
도면을 참조하여 본 발명의 실시예에 의한 트랜지스터 및 그 제조 방법에 대해 상세히 살펴보도록 한다. 참고로, 도면에 나타낸 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 도시한 것임을 명심하여야 한다.
도 2는 본 발명의 실시예에 의한 트랜지스터의 구조를 나타낸 도면이다. 도 2를 참조하면, 기판(21) 상에 중간층(22)을 포함하는 구조를 개시하고 있다. 기판(21) 및 중간층(22) 사이에는 버퍼층(21a)을 더 포함할 수 있다. 중간층(22) 상에는 채널(25)이 형성되어 있으며, 채널(25) 양측부에는 소스(24a) 및 드레인(24b)이 형성되어 있다. 소스(24a) 및 드레인(24b) 외측부에는 소자 분리막(23)이 형성되어 있다. 기판(21)은 채널(25), 소스(24a) 및 드레인(24b)과 중간층(22)에 의해 완전히 분리가 된 구조임을 알 수 있다. 중간층(22)은 AlAs 또는 Mg doped Si를 산화시켜, Al2O3 또는 Mg doped SiO2로 형성시킨 것으로, 이에 대해서는 추후 제조 공정에 대해 설명하면서 기재하고자 한다. 채널(25) 상에는 게이트 절연층(26) 및 게이트 전극층(27)이 순차적으로 형성되어 있다.
도 3 및 도 4에서는 채널이 나노 와이어 형태로 형성된 실시예를 나타내었다.
도 3을 참조하면, 기판(31)의 양측 상에 중간층(32)이 각각 형성되어 있으며, 중간층(32) 상에는 각각 소스(34a) 및 드레인(34b)이 형성되어 있다. 소스(34a) 및 드레인(34b) 사이에는 나노 와이어 구조의 채널(33)이 형성되어 있으며, 나노 와이어 구조의 채널(33)의 표면에는 채널(33)을 둘러싸며 게이트 절연층(35) 및 게이트 전극(36)이 형성되어 있다. 채널(33)은 다수개의 나노 와이어로 구성될 수 있다. 여기서, 중간층(32)은 AlAs 또는 Mg doped Si로 형성된 것이 다.
도 4를 참조하면, 채널(43)이 나노 와이어 형태로 형성되어 있으며, 기판(41) 및 채널(43) 사이에는 중간층(42)이 형성되어 있다. 채널(43)의 중앙 영역에는 채널(43)을 둘러싸는 구조의 게이트 절연층(45) 및 게이트 전극층(46)이 형성되어 있다. 그리고, 채널(43)의 양측부에는 소스(44a) 및 드레인(44b)은 채널(43)을 직접 둘러싸며 형성되어 있다. 여기서, 중간층(42)은 AlAs, Mg doped Si 또는 이들의 산화물인 Al2O3 또는 Mg doped SiO2로 형성된 것이다.
도 2 내지 도 4에 나타낸 바와 같이, 본 발명의 실시예에 의한 트랜지스터는 기판과 채널 사이에는 중간층으로서, AlAs, Mg doped Si, 또는 이들의 산화물인 Al2O3 또는 Mg doped SiO2로 형성되어 있음을 알 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 트랜지스터의 제조 방법에 대해 상세히 설명하고자 한다.
도 5a 내지 도 5d는 도 2에 나타낸 본 발명의 실시예에 의한 트랜지스터의 제조 방법을 설명하고자 한다.
도 5a를 참조하면, 기판(21) 상에 버퍼층(21a), 중간층(22) 및 반도체층(23a)을 순차적으로 형성시킨다. 여기서, 버퍼층(21a)은 예를 들어 Si 기판(21) 및 중간층(22) 사이의 격자 상수 차이에 의해 발생될 수 있는 결함(defect)를 감소시키기 위해 도입된 층이다. 버퍼층(21a), 중간층(22) 및 반도체층(23a)은 에피탁샬(epitaxial) 성장 방법 또는 화학 증착 방법을 통하여 형성시킨 것이다. 중간층(22)은 AlAs 또는 Mg doped Si로 형성할 수 있다. 반도체층(23a)은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si로 형성될 수 있으며, Ⅲ-Ⅴ족 반도체는 GaSb, GaAs, InSb을 사용할 수 있다.
도 5b를 참조하면, 반도체층(23a) 상에 Si3N4 등의 마스크층(M)을 형성하고, 버퍼층(21a) 또는 기판(21)까지 트랜치(t)를 형성한다. 그리고, 트랜치(t)를 지닌 웨이퍼를 건식 산화(dry oxidation) 또는 습식 산화를 통하여 산화시킨다. 산화 공정에 의하여 중간층(22)이 수평 산화(lateral oxidation)가 되어 산화물로 형성된다. 즉, AlAs 또는 Mg doped Si로 형성되거나 이들의 산화물인 Al2O3 또는 Mg doped SiO2가 된다. 반도체층(23a)도 일부 산화가 될 수 있으나, 중간층(22)의 산화 속도가 훨씬 빠르므로 반도체층(23a)의 산화는 무시할 수 있다.
도 5c를 참조하면, 트랜지(t) 영역을 절연 물질로 채워서 매립한다. 예를 들어 CVD 공정을 이용하여 산화막으로 트랜치(t)를 충진하여 소자 분리막(23)을 형성한다. 그리고, CMP(chemical mechanicla polishing) 공정을 이용하여 마스크(M)를 제거하고 평탄화 공정을 실시한 다음, 약 10초 내지 30분 동안 어닐링(annealing)을 실시하여 중간층(22)및 소자 분리막(23)을 조밀화시킨다.
도 5d를 참조하면, 반도체층(23a)의 중앙 영역에 채널 이온 주입(channel ions implantation) 공정을 실시하여 채널(25)을 형성하고, 채널(25) 상에 게이트 절연막(26) 및 게이트 전극층(27)을 형성하고 패터닝 한 뒤, 소스(24a) 및 드레인(24b)을 형성켜 트랜지스터 구조체를 형성시킨다. 중간층(22)이 기판(21)과 채널(25), 소스(24a) 및 드레인(24b)을 완전히 분리시키고 있음을 알 수 있다. 본 발명에 따르면, 간단한 증착 공정에 의해 이와 같은 구조를 형성할 수 있음을 알 수 있다.
다음으로 도 6a 내지 도 6c를 참조하여, 도 3에 나타낸 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 6a를 참조하면, 기판(31) 상에 버퍼층(31a), 중간층(32) 및 반도체층(33a)을 순차적으로 형성한다. 그리고, 반도체층(33a) 상에 마스크층(M)을 형성한다. 기판은 Si 기판을 사용할 수 있으며, 중간층(32)은 AlAs 또는 Mg doped Si로 형성할 수 있다. 반도체층(33a)은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si으로 형성될 수 있으며, Ⅲ-Ⅴ족 반도체는 GaSb, GaAs, InSb을 사용할 수 있다. 마스크층(M) 패터닝 및 식각 공정에 의하여 중간층(32) 및 반도체층(33a)의 중앙 영역(A)의 폭이 좁아지도록 형성한다. 그리고, 중간층(32)을 산화시키는 공정을 실시한다. 산화 공정을 실시하면, 중앙 영역(A)이 먼저 산화된다. 즉, 중간층(32)의 중앙 영역(A)의 AlAs 또는 Mg doped Si이나, 이들의 산화물인 Al2O3 또는 Mg doped SiO2로 형성된다.
도 6b를 참조하면, 산화물 식각 공정을 실시하면 중간층(32)의 중앙 영역(A)이 식각되어 제거되고, 반도체층(33a)의 중앙 영역(B)만 잔류한 형태가 된다. 도 6c를 참조하면, 반도체층(33a)을 패시베이션시키거나 산화시킨 뒤 식각 공정을 실시하면, 반도체층(33a)의 중간 영역(B)가 나노 와이어(n) 형태가 된다.
상술한 공정에서는 나노 와이어(n)가 하나만 형성된 것을 개시하였으나, 선택적으로 다수개를 형성하는 것도 가능하다. 반도체층(33a) 상에 제 2 중간층(302) 및 제 2반도체층(303a)를 더 형성한 뒤, 도 6a 내지 도 6c와 같은 공정을 실시하면, 도 6d에 나타낸 바와 같이 제 1나노 와이어(n1) 및 제 2나노 와이어(n2)를 지닌 구조체를 형성할 수 있다.
상술한 바와 같은 공정을 거친 후, 나노 와이어(n)에 산화 공정을 실시하여 게이트 절연층을 형성하고, 게이트 전극층을 형성하고, 마스크층(M)을 제거한 뒤, 나노 와이어(n) 양측에 소스 및 드레인을 형성하면 도 3에 나타낸 트랜지스터 구조가 된다.
다음으로 도 7a 내지 도 7d를 참조하여, 도 4에 나타낸 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 7a를 참조하면, 기판(41) 상에 버퍼층(41a), 중간층(42) 및 반도체층(43a)을 형성한다. 기판은 Si 기판을 사용할 수 있으며, 중간층(42)은 AlAs 또는 Mg doped Si로 형성할 수 있다. 반도체층(43a)은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si로 형성될 수 있으며, Ⅲ-Ⅴ족 반도체는 GaSb, GaAs, InSb을 사용할 수 있다. 마스크층(M)을 형성한 뒤, 식각 공정을 실시하여 도 7b에 나타낸 바와 같이 중간층(42) 및 반도체층(43a)을 소정의 폭을 지니도록 한다. 다음으로 도 7c를 참조하면, 산화 공정을 실시하여 중간층(42)을 산화시킴으로써 Al2O3 또는 Mg doped SiO2로 형성한다. 산화 공정에 의하여 반도체층(43a)의 가장자리 영역도 일부 산화 된다. 그리고, 산화물 식각 공정을 실시하면, 중간층(42)이 주로 식각되면서 반도체층(43a)의 가장자리 영역도 식각된다. 중간층(42)을 완전히 식각하는 것이 아리나, 폭이 좁아지도록 식각한다. 선택적으로 중간층(42)의 두께 및 산화 속도를 조절하면 중간층(42)의 중간 영역은 예를 들어, AlAs가 그대로 남으며, 그 외부는 Al2O3로 형성할 수 있다. 그리고, 산화물 식각 공정을 실시하여 산화물을 완전히 제거할 수 있다. 도 7d를 참조하면, 마스크(M)을 제거하여 반도체층(43a) 표면을 노출시킨다. 결과적으로 중간층(42)의 폭이 좁고, 반도체층(43a)의 폭은 넓은 오메가(Ω) 게이트 구조가 잔류하게 된다. 여기서 반도체층(43a)은 트랜지스터의 채널(43)로 사용될 수 있다. 예를 들어, 중간층(42)이 AlAs이며, 그 상부의 반도체층(43a)이 GaAs로 형성된 경우, 오메가 게이트는 채널 영역이 AlAs를 통하여 바디 영역과 연결되어 있어 셀프 히팅 효과나 플로팅 바디 효과 등을 감소시킬 수 있다.
상술한 바와 같이 형성한 구조에 대해 도 7e 및 도 4에 나타낸 바와 같이, 게이트 절연층(45) 및 게이트 전극층(46)을 형성하고, 소스(44a) 및 드레인(44b)을 형성하면 도 4에 나타낸 바와 같은 트랜지스터를 형성할 수 있다.
도 1은 종래 기술에 의한 일반적인 SOI 구조를 지닌 트랜지스터 구조를 나타낸 도면이다.
도 2 내지 도 4는 본 발명의 실시예에 의한 트랜지스터의 구조를 나타낸 도면이다.
도 5a 내지 도 5d는 도 2에 나타낸 본 발명의 실시예에 의한 트랜지스터의 제조 방법을 나타낸 도면이다.
도 6a 내지 도 6c는 도 3에 나타낸 본 발명의 실시예 의한 트랜지스터의 제조 방법을 나타낸 도면이다.
도 6d는 채널이 다수의 나노 와이어로 형성된 구조를 나타낸 도면이다.
도 7a 내지 도 7e는 도 4에 나타낸 본 발명의 실시예에 의한 트랜지스터의 제조 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
21, 31, 41... 기판 21a, 31a, 41b... 버퍼층
22, 32, 42... 중간층 23... 소자 분리막
24a, 34a, 44a... 소스 24b, 34b, 44b... 드레인
25... 채널 26... 게이트 절연층
27... 게이트 전극층
Claims (15)
- 기판;상기 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층;상기 중간층 상에 형성된 소스 및 드레인;상기 소스 및 상기 드레인 사이에 형성된 채널;상기 채널 상에 형성된 게이트 절연층; 및상기 게이트 절연층 상에 형성된 게이트 전극층;을 포함하는 트랜지스터 소자.
- 제 1항에 있어서,상기 채널은 상기 소스 및 드레인을 연결하는 나노 와이어인 트랜지스터 소자.
- 제 2항에 있어서,상기 나노 와이어는 다수개로 형성된 트랜지스터 소자.
- 제 1항에 있어서,상기 채널은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함하여 형성된 트랜지스터 소자.
- 제 1항에 있어서,상기 소스 및 드레인은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함하여 형성된 트랜지스터 소자.
- 제 1항에 있어서,상기 기판 및 상기 중간층 사이에 버퍼층을 더 포함하는 트랜지스터 소자.
- (가) 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층을 형성하고, 상기 중간층 상에 반도체층을 형성하는 단계;(나) 상기 반도체층 상에 마스크층을 위치시키고, 상기 반도체층 및 상기 중간층에 트랜치를 형성하고 상기 중간층을 산화시킨 뒤, 상기 트랜치를 매립하여 소자 분리막을 형성하는 단계;(다) 상기 반도체층에 채널을 형성하고, 상기 채널 상에 게이트 절연층 및 게이트 전극층을 형성하는 단계; 및(라) 상기 채널 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터의 제조 방법.
- 제 7항에 있어서,상기 반도체층은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함하여 하는 트랜지스터 소자의 제조 방법.
- 제 7항에 있어서,상기 기판 및 상기 중간층 사이에 버퍼층을 더 형성하는 트랜지스터 소자의 제조 방법.
- (가) 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층을 형성하고, 상기 중간층 상에 반도체층을 형성하는 단계;(나) 상기 반도체층 상에 마스크층을 형성하고, 상기 마스크층 패터닝하고 상기 중간층 및 반도체층을 식각하여 중앙 영역의 폭이 좁아지도록 형성하는 단계;(다) 상기 중간층을 산화시킨 뒤, 산화물 식각 공정을 실시하여 상기 중간층의 중앙 영역을 제거하여 상기 반도체층 중앙 영역에 나노 와이어 구조의 채널을 형성하는 단계; 및(라) 상기 채널 표면에 게이트 절연층 및 게이트 전극층을 형성하고, 상기 채널의 양측에 소스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터 제조 방법.
- 제 10항에 있어서,상기 반도체층은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함하여 하는 트랜지스터 소자의 제조 방법.
- 제 10항에 있어서,상기 기판 및 상기 중간층 사이에 버퍼층을 더 형성하는 트랜지스터 소자의 제조 방법.
- (가) 기판 상에 AlAs, Mg doped Si, Al2O3 또는 Mg doped SiO2로 형성된 중간층을 형성하고, 상기 중간층 상에 반도체층을 형성하는 단계;(나) 상기 반도체층 상에 마스크층을 형성한 뒤, 상기 중간층 및 상기 반도체층의 양측부를 식각하고, 상기 중간층을 산화시키는 단계;(다) 상기 중간층의 양측을 식각하고, 상기 마스크층을 제거한 뒤, 상기 반도체층을 채널로 형성하는 단계; 및(라) 상기 채널의 중앙 영역의 표면에 게이트 절연층 및 게이트 전극층을 형성하고, 상기 채널의 양측부에 소스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터의 제조 방법.
- 제 13항에 있어서,상기 반도체층은 Ⅲ-Ⅴ족 반도체, Ge 또는 strained Si을 포함하여 하는 트랜지스터 소자의 제조 방법.
- 제 13항에 있어서,상기 기판 및 상기 중간층 사이에 버퍼층을 더 형성하는 트랜지스터 소자의 제조 방법.
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| KR1020070104473A KR20090039061A (ko) | 2007-10-17 | 2007-10-17 | 트랜지스터 소자 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012082307A1 (en) * | 2010-12-15 | 2012-06-21 | Intel Corporation | High indium content transistor channels |
-
2007
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