KR100823109B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR100823109B1
KR100823109B1 KR1020060065377A KR20060065377A KR100823109B1 KR 100823109 B1 KR100823109 B1 KR 100823109B1 KR 1020060065377 A KR1020060065377 A KR 1020060065377A KR 20060065377 A KR20060065377 A KR 20060065377A KR 100823109 B1 KR100823109 B1 KR 100823109B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
forming
formation region
semiconductor
Prior art date
Application number
KR1020060065377A
Other languages
English (en)
Other versions
KR20070008442A (ko
Inventor
도시키 하라
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20070008442A publication Critical patent/KR20070008442A/ko
Application granted granted Critical
Publication of KR100823109B1 publication Critical patent/KR100823109B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 특수한 제조 장치는 불필요하며, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터를 갖는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 과제로 한다.
우선, Si 기판(1) 위에 SiGe층(3)을 형성하고, SiGe층(3) 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거하여 트렌치를 형성한다. 다음으로, 이 트렌치 내가 매립되고, 또한 SiGe층(3) 위가 덮이도록 Si 기판(1) 위에 Si층(10)을 형성한다. 그리고, 트랜지스터 형성 영역의 외측에 있는 Si층(10)과, 상기 외측에 있는 SiGe층(3)을 차례로 에칭하여 제거함으로써, 트랜지스터 형성 영역의 주위를 따라 SiGe층(3)의 측면을 노출시킨다. 그 후, SiGe층(3)을 그 노출된 측면으로부터 에칭하여 제거함으로써, 트랜지스터 형성 영역의 Si층(10) 아래에 공동부(15)를 형성하고, 이어서, 이 공동부(15) 내에 SiO2막(17)을 형성한다.
DSOI 트랜지스터, 트렌치, SiGe층, 공동부

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR APPARATUS AND THE SEMICONDUCTOR APPARATUS}
도 1은 실시예에 따른 반도체 장치의 제조 방법을 나타낸 제 1 도면.
도 2는 실시예에 따른 반도체 장치의 제조 방법을 나타낸 제 2 도면.
도 3은 실시예에 따른 반도체 장치의 제조 방법을 나타낸 제 3 도면.
도면의 주요 부분에 대한 부호의 설명
1 : Si 기판 3 : SiGe층
5 : 제 1 Si층 7 : 트렌치(trench)
9 : 제 2 Si층 10 : Si층(Si층(5)+Si층(9))
11 : 하지(下地) SiO2막 13 : Si3N4막
15 : 공동부(空洞部) 17 : 매립용 SiO2막
21 : 게이트 산화막 23 : 게이트 전극
25 : 측벽 27a : 소스층
27b : 드레인층 28 : 소자간 분리 절연막
100 : (엘리베이티드(elevated) 소스/드레인 구조의) DSOI 트랜지스터
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로서, 특히 특수한 제조 장치는 불필요하며, 제조 시의 결정 결함 발생을 억제할 수 있도록 한 것이다.
SOI(Silicon On Insulator) 기판 위에 형성된 전계 효과형 트랜지스터(이하 「SOI 트랜지스터」라고 함)는 소자 분리의 용이성, 래치업 프리(latchup free), 소스/드레인 접합 용량이 작다는 등의 점에서 그 유용성이 주목받고 있다. 특히 완전 공핍형(空乏型) SOI 트랜지스터는 저(低)소비전력, 또한 고속 동작이 가능하며, 저전압 구동이 용이하기 때문에, SOI 트랜지스터를 완전 공핍 모드로 동작시키기 위한 연구가 성행되고 있다. 여기서, SOI 기판으로서는, 예를 들어 특허문헌 1, 2에 개시되어 있는 바와 같이, SIMOX(Separation by Implanted Oxygen) 기판이나 접합 기판 등이 사용되고 있다.
한편, 산화실리콘(SiO2)은 실리콘(Si)에 비하여 열전도율이 좋지 않기 때문에, SOI 디바이스의 동작 온도는 종래의 실리콘 디바이스에 비하여 높아진다. 이 현상은 셀프 히트 효과(self-heat effect)라고 불리며, 디바이스의 퍼포먼스나 신뢰성을 악화시키는 하나의 요인으로 된다.
또한, SOI 트랜지스터에서는 기판 부유(浮遊) 효과도 문제이다. 이 효과가 미치는 영향으로서는, 예를 들어 Nch 트랜지스터에서는 임팩트(impact) 이온화에 의해 드레인 단부에 홀(hole)이 발생하고, 이 홀이 바디(body)에 축적됨으로써 내압이 열화(劣化)되는 것 등을 들 수 있다.
이러한 문제를 해결하기 위해, 소스/드레인만이 SOI 구조로 되어 있는 DSOI(Drain/Source on Insulator) 트랜지스터가 제안되어 있다(예를 들어 비특허문헌 1 참조).
이 비특허문헌 1에 개시된 DSOI 트랜지스터는 상기 SIMOX법을 응용한 제조 방법에 의해 제조되었다. 즉, 우선, 실리콘(Si) 기판 전체에 마스크를 형성하고, SOI 구조를 만들고 싶은 부분(여기서는 소스/드레인)에 창(window)을 형성한다. 다음으로, 박스로 되는 부분을 타깃으로 하여 산소 이온을 고농도로 이온 주입한다. 그 후, Si 기판을 고온으로 어닐링하여, 소스/드레인 아래의 박스 깊이에 SiO2 영역을 형성한다. 이 방법에 의하면, 소스/드레인 아래에만 SiO2 영역을 형성하고, 채널 아래에는 SiO2 영역을 형성하지 않기 때문에, 셀프 히트 효과나 기판 부유 효과를 억제할 수 있었다.
[특허문헌 1] 일본국 공개특허2002-299591호 공보
[특허문헌 2] 일본국 공개특허2000-124092호 공보
[비특허문헌 1] Ping He, et al. IEEE International SOI Conference, 2002, p55
그러나, 상기 DSOI 트랜지스터의 제조 방법에 의하면, Si 기판의 결정성 유 지 관점에서 산소 이온의 주입 중에 Si 기판을 가열할 필요가 있기 때문에, 소위 「고온 임플란트(HOT-implant) 장치」가 필요하다. 또한, 소스/드레인 아래에 SiO2 영역을 형성하기 위해, 1300℃ 이상의 열처리가 가능한 「고온 어닐링로(anneal furnace)」가 필요하다. 즉, SIMOX법을 행하기 위한 특수 장치와 이들을 가동하기 위한 전력이 필요하여, 비용이 상승하는 동시에 환경에 대한 부하도 컸다(문제점 1).
또한, 상기 DSOI 트랜지스터의 제조 방법에 의하면, 고농도의 산소 이온 주입에 의해 Si 기판에 결정 결함이 생기고, 이 결함이 디바이스 특성에 악영향을 주게 될 우려가 있었다(문제점 2).
본 발명은 이러한 사정을 감안하여 안출된 것으로서, 특수한 제조 장치와 그것에 따른 환경에 대한 부하를 감소시키고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터를 갖는 반도체 장치의 제조 방법 및 반도체 장치의 제공을 목적으로 한다.
[발명 1] 상기 목적을 달성하기 위해, 발명 1의 반도체 장치의 제조 방법은, 트랜지스터 형성 영역의 반도체 기판 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거함으로써, 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과, 상기 홈부 내가 매립되고, 또한 상기 제 1 반도체 층 위가 덮이도록 상기 트랜지스터 형성 영역의 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층 아래의 상기 제 1 반도체층을 상기 트랜지스터 형성 영역의 외측으로부터 에칭하여 제거함으로써, 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
여기서, 「반도체 기판」은 예를 들어 벌크(bulk) 실리콘(Si) 기판이며, 「제 1 반도체층」은 예를 들어 실리콘게르마늄(SiGe)층이다. 또한, 「제 2 반도체층」은 예를 들어 Si층이다. 이러한 제 1 반도체층과 제 2 반도체층은 예를 들어 에피택셜(epitaxial) 성장법에 의해 형성한다.
발명 1의 반도체 장치의 제조 방법에 의하면, SIMOX법에서 사용하는 고온 임플란트 장치나 고온 어닐링로 등의 특수한 제조 장치를 사용하지 않아도 되기 때문에, 비용이 저렴하며, 대량의 전력 소비에 따른 환경에 대한 부하도 없고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터의 제공이 가능하다.
[발명 2] 발명 2의 반도체 장치의 제조 방법은, 반도체 기판 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거함으로써, 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과, 상기 홈부 내가 매립되고, 또한 상기 제 1 반도체층 위가 덮이도록 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과, 트랜지스 터 형성 영역의 외측에 있는 상기 제 2 반도체층과, 상기 외측에 있는 상기 제 1 반도체층을 차례로 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 주위를 따라 상기 제 1 반도체층의 단부(端部)를 노출시키는 공정과, 상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
이와 같은 구성이면, SIMOX법에서 사용하는 고온 임플란트 장치나 고온 어닐링로 등의 특수한 제조 장치를 사용하지 않아도 되기 때문에, 비용이 저렴하며, 대량의 전력 소비에 따른 환경에 대한 부하도 없고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터의 제공이 가능하다.
[발명 3] 발명 3의 반도체 장치의 제조 방법은, 반도체 기판 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 반도체층 A를 형성하는 공정과, 상기 제 1 반도체층과 상기 반도체층 A로 구성되는 적층체 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거함으로써, 상기 적층체에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과, 상기 홈부 내가 매립되고, 또한 상기 제 1 반도체층 위가 덮이도록 상기 반도체 기판 위에 상기 반도체층 A와 동일한 재료로 이루어지는 반도체층 B를 형성하는 공정과, 상기 반도체층 A와 상기 반도체층 B로 구성되는 제 2 반도체층 중 트랜지스터 형성 영역의 외측에 있는 부분과, 상기 외측에 있는 상기 제 1 반도체층을 차례로 에칭하여 제거함으로써, 상기 트랜지스터 형 성 영역의 주위를 따라 상기 제 1 반도체층의 단부를 노출시키는 공정과, 상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과, 상기 공동부 내에 매립 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
여기서, 「반도체층 A」 및 「반도체층 B」는 예를 들어 Si층이다. 이러한 반도체층 A와 반도체층 B는 예를 들어 에피택셜 성장법에 의해 형성한다.
발명 3의 반도체 장치의 제조 방법에 의하면, SIMOX법에서 사용하는 고온 임플란트 장치나 고온 어닐링로 등의 특수한 제조 장치를 사용하지 않아도 되기 때문에, 비용이 저렴하며, 대량의 전력 소비에 따른 환경에 대한 부하도 없고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터의 제공이 가능하다.
또한, 이 반도체 장치의 제조 방법에 의하면, 소스 형성 영역과 드레인 형성 영역의 제 2 반도체층만이 두껍고, 그 표면은 게이트 전극 아래의 제 2 반도체층의 표면보다도 상측에 위치하는 구조(즉, 엘리베이티드 소스/드레인 구조)를 형성할 수 있다. 예를 들어 반도체층 A를 두껍게 형성함으로써, 소스 형성 영역과 드레인 형성 영역의 제 2 반도체층만을 선택적으로 두껍게 하는 것이 가능하다. 따라서, 소스층 및 드레인층에 접촉하는 플러그 전극 등이 매립 산화막까지 도달하게 되는 등의 결점을 방지할 수 있다.
[발명 4] 발명 4의 반도체 장치의 제조 방법은, 발명 3의 반도체 장치의 제조 방법에 있어서, 상기 제 2 반도체층을 형성한 후에, 상기 제 2 반도체층 위에 산화 방지막을 형성하는 공정을 포함하고, 상기 제 1 반도체층의 단부를 노출시키 는 공정에서는, 상기 산화 방지막 중 트랜지스터 형성 영역의 외측에 있는 부분과, 상기 외측에 있는 상기 제 2 반도체층 및 상기 제 1 반도체층을 차례로 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 주위를 따라 상기 제 1 반도체층의 단부를 노출시키는 것을 특징으로 하는 것이다.
여기서, 산화 방지막은 예를 들어 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)으로 이루어지는 적층 구조의 막이다. 이러한 막은 예를 들어 CVD법에 의해 형성한다.
발명 4의 반도체 장치의 제조 방법에 의하면, 제 2 반도체 기판을 열처리하여도, 산화 방지막에 의해 제 2 반도체층 상면(上面)의 산화를 방지할 수 있다. 따라서, 제 2 반도체층과 반도체 기판을 열산화함으로써, 공동부 내에 매립 산화막을 형성하는 것이 가능하다.
[발명 5] 발명 5의 반도체 장치의 제조 방법은, 발명 4의 반도체 장치의 제조 방법에 있어서, 상기 공동부 내에 매립 산화막을 형성하는 공정에서는, 상기 제 2 반도체층과 상기 반도체 기판을 열산화함으로써, 상기 공동부 내에 상기 매립 산화막을 형성하는 것을 특징으로 하는 것이다.
이와 같은 구성이면, 공동부 내에 매립 산화막을 빈틈없이 형성하는 것이 용이하다.
[발명 6] 발명 6의 반도체 장치의 제조 방법은, 발명 4 또는 발명 5의 반도체 장치의 제조 방법에 있어서, 상기 공동부 내에 매립 산화막을 형성한 후에, 상 기 산화 방지막을 에칭하여 제거하는 공정과, 상기 산화 방지막이 제거된 상기 제 2 반도체층의 상기 소스 형성 영역과 상기 드레인 형성 영역에 의해 사이에 끼워진 부분 위에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 소스 형성 영역의 상기 제 2 반도체층에 소스층을 형성하는 동시에, 상기 드레인 형성 영역의 상기 제 2 반도체층에 드레인층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
이와 같은 구성이면, 엘리베이티드 소스/드레인 구조의 DSOI 트랜지스터를 탑재한 반도체 장치(즉, DSOI 디바이스)의 제공이 가능하다.
[발명 7] 발명 7의 반도체 장치는, 반도체 기판 위의 반도체층에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극을 사이에 끼워 상기 반도체층에 형성된 소스층 및 드레인층을 포함하여 구성되는 트랜지스터를 가지며, 상기 소스층과 상기 반도체 기판 사이, 및 상기 드레인층과 상기 반도체 기판 사이에는 각각 매립 산화막이 존재하고, 또한 상기 게이트 전극 아래의 상기 반도체층과 상기 반도체 기판 사이에는 매립 산화막이 없어 상기 소스층 및 상기 드레인층이 형성된 상기 반도체층은 그 두께가 두껍고, 그 표면은 상기 게이트 전극 아래의 상기 반도체층의 표면보다도 상측에 위치하고 있는 것을 특징으로 하는 것이다. 여기서, 「(반도체층의) 두께가 두껍다」는 것은, 소스층 및 드레인층 위에 플러그 전극 등을 형성할 때에, 플러그 전극이 반도체층을 관통하여 그 아래의 매립 산화막까지 도달하게 되는 것이 적어도 없을 정도로 상기 반도체층의 두께가 두껍다는 것이다.
발명 7의 반도체 장치에 의하면, 소스층 및 드레인층에 접촉하는 플러그 전극 등이 매립 산화막까지 도달하게 되는 등의 결점을 방지할 수 있다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
도 1의 (a) 내지 도 3의 (c)는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.
도 1의 (a)에 나타낸 바와 같이, 우선, 벌크 실리콘 웨이퍼인 Si 기판(1)을 준비한다. 다음으로, 도 1의 (b)에 나타낸 바와 같이, 이 Si 기판(1) 위에 SiGe층(3)을 형성하고, 그 위에 제 1 Si층(5)을 형성한다. SiGe층(3) 및 Si층(5)은 각각 에피택셜 성장법(또는 선택 에피택셜 성장법)에 의해 형성한다.
또한, SiGe층(3)을 형성하기 전에, Si 기판(1)에 대하여 건식 에칭 처리를 행하고 있었을 경우에는, 그 건식 에칭 처리에 의해 Si 기판(1)에 손상이 생길 가능성이 있다. 그래서, 이 손상을 제거하기 위해, SiGe층(3)을 형성하기 전에 Si 기판(1)의 표면을 얇게 산화하고, 이어서, 습식 에칭에 의해 그 산화막을 제거하여 둘 수도 있다.
다음으로, 도 1의 (c)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, SiGe층(3)과 Si층(5)으로 이루어지는 적층체에 Si 기판(1)의 표면을 노출시키는 트렌치(홈부)(7)를 형성한다. 이 트렌치(7)는 트랜지스터 형성 영역 중의 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 위치(이하 「채널 영역」이라고 함)에 형성한다.
다음으로, 도 2의 (a)에 나타낸 바와 같이, 이 트렌치가 매립되고, 또한 Si 층(1)이 덮이도록 하여 Si 기판(1) 위에 제 2 Si층(9)을 형성한다. 이 제 2 Si층(9)은 에피택셜 성장법(또는 선택 에피택셜 성장법)에 의해 형성한다.
또한, 여기서는, 트렌치를 형성할 때의 건식 에칭 처리에 의해 Si 기판(1)에 발생하게 된 손상을 제거하기 위해, Si층(9)을 형성하기 전에 Si 기판(1) 및 Si층(5)의 표면을 얇게 산화하고, 이어서, 습식 에칭에 의해 그 산화막을 제거하는 처리를 행할 수도 있다. 이하에서는, 제 1 및 제 2 Si층(5, 9)을 합하여 Si층(10)이라고 한다.
다음으로, 이 Si층(10)을 형성한 Si 기판(1)을 열산화하여, Si층(10) 표면에 실리콘질화막(Si3N4)막의 하지로 되는 실리콘산화(SiO2)막(11)을 형성한다. 그리고, 이 SiO2막(11) 위에 Si3N4막(13)을 형성한다. 이 Si3N4막(13)은 나중의 공정에서 Si 기판(1)을 열산화할 때에, Si층(10) 표면의 산화를 방지하기 위한 막이다. 이 Si3N4막(13)은 예를 들어 CVD에 의해 형성한다.
다음으로, 도 2의 (b)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 트랜지스터 형성 영역의 외측에 있는 Si3N4막(13)과, SiO2막과, Si층(10)과, SiGe층(3)을 차례로 에칭하여 제거한다(즉, 소자 분리한다). 이것에 의해, 트랜지스터 형성 영역의 주위를 따라, Si3N4막(13)과, SiO2막(11)과, Si층(10)과, SiGe층(3)의 측면(단부)을 노출시킨다.
다음으로, 도 2의 (c)에 나타낸 바와 같이, 예를 들어 불질산 등의 에칭액을 사용하여 SiGe층(3)을 그 노출된 측면으로부터(즉, 측방으로부터) 에칭한다. 불질산을 사용한 습식 에칭에서는, SiGe과 Si의 에칭 선택비는 예를 들어 100:1 정도이기 때문에, Si층(10)을 그다지 에칭하지 않고 SiGe층(3)만을 선택적으로 제거하는 것이 가능하다. 도 2의 (c)에 나타낸 바와 같이, SiGe층(3)을 완전히 제거함으로써, 트랜지스터 형성 영역의 Si층(10) 아래에 공동부(15)를 형성한다. 이 공동부(15) 위의 Si층(10)이 소스 형성 영역 또는 드레인 형성 영역이다.
다음으로, Si 기판(1) 및 Si층(10)의 열산화를 행한다. 이것에 의해, 도 3의 (a)에 나타낸 바와 같이, Si 기판(1)과 Si층(10) 사이의 공동부를 매립하도록 하여 SiO2막(즉, 박스(box))(17)이 형성된다. 도 3의 (a)에 있어서, SiO2막(17)에 의한 공동부의 매립이 충분하지 않을 경우에는, 열산화 후에 CVD 등의 방법에 의해 공동부 내에 SiO2막 등을 퇴적시키도록 할 수도 있다.
그 후, 기판 전체에 CVD 등의 방법에 의해 SiO2을 퇴적시키고, CMP 등의 방법에 의해 디바이스 표면을 평탄화하는 동시에, 소자 분리를 행한다. 이 때, Si3N4막은 CMP의 에칭 스톱퍼(stopper)로서 기능한다.
그 후, 도 3의 (a)에 있어서, Si3N4막(13)을 에칭하여 제거한다. 또한, Si3N4막(13)의 하지인 SiO2막(11)을 에칭하여 제거하고, 도 3의 (b)에 나타낸 바와 같이, 트랜지스터 형성 영역에서 Si층(10)의 표면을 노출시킨다. 그 이후의 공정은 통상의 트랜지스터의 형성 공정과 동일하다.
예를 들어 Si층(10) 표면에 임계값 조정용의 이온 주입(즉, 채널 이온 주입)을 행한다. 다음으로, Si층(10)을 열산화하여, 그 표면에 게이트 산화막(21)을 형성한다. 그리고, 도 3의 (c)에 나타낸 바와 같이, 채널 영역의 게이트 산화막(21) 위에 게이트 전극(23)을 형성한다. 또한, 이 게이트 전극(23)을 마스크로 하여 LDD(lightly doped drain) 주입(implantation)을 행한 후에, 게이트 전극(23)의 측면에 측벽(25)을 형성한다. 그리고, 이 게이트 전극(23) 및 측벽(25)을 마스크로 하여 소스 형성 영역과 드레인 형성 영역의 Si층(10)에 As, P, B 등의 불순물을 이온 주입함으로써, 소스층(27a) 및 드레인층(27b)을 형성하여 DSOI 트랜지스터(100)를 완성시킨다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 의하면, SIMOX법에서 사용하는 고온 임플란트 장치나 고온 어닐링로 등의 특수한 제조 장치를 사용하지 않아도 되기 때문에, 비용이 저렴하며, 대량의 전력 소비에 따른 환경에 대한 부하도 없고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터의 제공이 가능하다.
또한, 이 반도체 장치의 제조 방법에 의하면, Si층(10) 중 소스층(27a) 및 드레인층(27b)이 형성되는 부분만이 두껍고, 그 표면은 게이트 전극(23) 아래의 Si층(10) 표면보다도 상측에 위치하는 구조(즉, 엘리베이티드 소스/드레인 구조)의 DSOI 트랜지스터를 형성할 수 있다. 예를 들어 Si층(5)을 두껍게 형성함으로써, 소스 형성 영역 및 드레인 형성 영역의 Si층(10)만을 선택적으로 두껍게 하는 것이 가능하다. 따라서, 소스층(27a) 및 드레인층(27b) 위에 플러그 전극(도시 생략)을 형성할 때에, 플러그 전극이 SiO2막(박스)(17)까지 도달하게 되는 등의 결점을 방지할 수 있다.
본 실시예에서는 Si 기판(1)이 본 발명의 「반도체 기판」에 대응하고, SiGe층(3)이 본 발명의 「제 1 반도체층」에 대응한다. 또한, 제 1 Si층(5)이 본 발명의 「반도체층 A」에 대응하고, 제 2 Si층(9)이 본 발명의 「반도체층 B」에 대응하며, 이들로 구성되는 Si층(10)이 본 발명의 「제 2 반도체층(또는 반도체층)」에 대응한다. 또한, 트렌치(7)가 본 발명의 「홈부」에 대응하고, SiO2막(17)이 본 발명의 「매립 산화막」에 대응한다. 또한, SiO2막(11)과 Si3N4막(13)이 본 발명의 「산화 방지막」에 대응하고, 게이트 산화막(21)이 본 발명의 「게이트 절연막」에 대응한다.
또한, 본 실시예에서는, 도 2의 (c) 및 도 3의 (a)에 나타낸 바와 같이, Si 기판(1) 및 Si층(10)의 열산화를 행함으로써, 공동부(15) 내에 SiO2막(17)을 형성하는 경우에 대해서 설명했다. 그러나, 공동부(15) 내로의 SiO2막의 형성 방법이 이것에 한정되지는 않는다. 예를 들어 TEOS(tetra ethyl ortho silicate)를 사용한 CVD에 의해, 상기 공동부(15) 내에 SiO2막을 형성할 수도 있다. TEOS는 성막 표면에서의 유동성이 높기 때문에, 측방만 개구된 공동부(15) 내에서도 SiO2막의 형성이 가능하다고 생각된다.
또한, 본 실시예에서는, 도 1의 (b)에서 나타낸 바와 같이, Si 기판(1) 위의 전면(全面)에 SiGe층(3)과 제 1 Si층(10), 제 2 Si층(10)을 각각 형성하는 경우에 대해서 설명했다. 그러나, 이들 층은 Si 기판(1) 위의 전면이 아니라 트랜지스터 형성 영역에만 형성하고, 트랜지스터 형성 영역 이외의 영역(예를 들어 소자 분리 영역)에는 형성하지 않도록 할 수도 있다. 예를 들어 소자 분리 영역의 Si 기판(1) 표면을 SiO2막으로 덮은 상태에서, SiGe층(3)이나 Si층(10) 등을 선택 에피택셜 성장법에 의해 형성할 수도 있다.
이러한 방법일지라도, 상기 실시예와 동일하게, SIMOX법에서 사용하는 특수한 제조 장치를 사용하지 않아도 되기 때문에, 비용이 저렴하며, 대량의 전력 소비에 따른 환경에 대한 부하도 없고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터를 제조할 수 있다.
또한, 본 실시예에서는 「반도체 기판」의 재질이 Si이고, 「제 1 반도체층」의 재질이 SiGe이며, 「제 2 반도체층」의 재질이 Si인 경우에 대해서 설명했다. 그러나, 이들 재질이 상기에 한정되지는 않는다. 예를 들어 「반도체 기판」의 재질로서는, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등을 사용할 수 있다. 또한, 「제 1 반도체층」의 재질로서는, Si 기판(1) 및 제 2 반도체층보다도 에칭의 선택비가 큰 재질을 사용할 수 있다. 예를 들어 「제 1 반도체층」 및 「제 2 반도체층」의 재질로서, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등 중에서 선택된 조합을 사용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 특수한 제조 장치와 그것에 따른 환경에 대한 부하를 감소시키고, 제조 시의 결정 결함 발생을 억제한 DSOI 트랜지스터를 갖는 반도체 장치의 제조 방법 및 반도체 장치를 제공할 수 있다.

Claims (7)

  1. 트랜지스터 형성 영역의 반도체 기판 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거함으로써, 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과,
    상기 홈부 내가 매립되고, 또한 상기 제 1 반도체층 위가 덮이도록 상기 트랜지스터 형성 영역의 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,
    상기 제 2 반도체층 아래의 상기 제 1 반도체층을 상기 트랜지스터 형성 영역의 외측으로부터 에칭하여 제거함으로써, 상기 소스/드레인 형성 영역의 상기 제 2 반도체층 아래에 공동부(空洞部)를 형성하는 공정과,
    상기 공동부 내에 매립 산화막을 형성하는 공정을 포함하고,
    상기 제 2 반도체층은 상기 제 1 반도체층 위에 형성되는 제 2 반도체층의 상면이 상기 홈부 내부에 형성되는 제 2 반도체층의 상면보다 높은 단차를 이루도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거함으로써, 상기 제 1 반도체층에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과,
    상기 홈부 내가 매립되고, 또한 상기 제 1 반도체층 위가 덮이도록 상기 반도체 기판 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 형성하는 공정과,
    트랜지스터 형성 영역의 외측에 있는 상기 제 2 반도체층과, 상기 외측에 있는 상기 제 1 반도체층을 차례로 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 주위를 따라 상기 제 1 반도체층의 단부(端部)를 노출시키는 공정과,
    상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭하여 제거함으로써, 상기 소스/드레인 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과,
    상기 공동부 내에 매립 산화막을 형성하는 공정을 포함하고,
    상기 제 2 반도체층은 상기 제 1 반도체층 위에 형성되는 제 2 반도체층의 상면이 상기 홈부 내부에 형성되는 제 2 반도체층의 상면보다 높은 단차를 이루도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층 위에 상기 제 1 반도체층보다도 에칭의 선택비가 작은 반도체층 A를 형성하는 공정과,
    상기 제 1 반도체층과 상기 반도체층 A로 구성되는 적층체 중 소스 형성 영역과 드레인 형성 영역에 의해 사이에 끼워진 부분을 에칭하여 제거함으로써, 상기 적층체에 상기 반도체 기판의 표면을 노출시키는 홈부를 형성하는 공정과,
    상기 홈부 내가 매립되고, 또한 상기 제 1 반도체층 위가 덮이도록 상기 반도체 기판 위에 상기 반도체층 A와 동일한 재료로 이루어지는 반도체층 B를 형성하는 공정과,
    상기 반도체층 A와 상기 반도체층 B로 구성되는 제 2 반도체층 중 트랜지스터 형성 영역의 외측에 있는 부분과, 상기 외측에 있는 상기 제 1 반도체층을 차례로 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 주위를 따라 상기 제 1 반도체층의 단부를 노출시키는 공정과,
    상기 제 1 반도체층을 그 노출된 상기 단부로부터 에칭하여 제거함으로써, 상기 소스/드레인 형성 영역의 상기 제 2 반도체층 아래에 공동부를 형성하는 공정과,
    상기 공동부 내에 매립 산화막을 형성하는 공정을 포함하고,
    상기 제 2 반도체층은 상기 제 1 반도체층 위에 형성되는 제 2 반도체층의 상면이 상기 홈부 내부에 형성되는 제 2 반도체층의 상면보다 높은 단차를 이루도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 반도체층을 형성한 후에, 상기 제 2 반도체층 위에 산화 방지막을 형성하는 공정을 포함하고,
    상기 제 1 반도체층의 단부를 노출시키는 공정에서는,
    상기 산화 방지막 중 트랜지스터 형성 영역의 외측에 있는 부분과, 상기 외측에 있는 상기 제 2 반도체층 및 상기 제 1 반도체층을 차례로 에칭하여 제거함으로써, 상기 트랜지스터 형성 영역의 주위를 따라 상기 제 1 반도체층의 단부를 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 공동부 내에 매립 산화막을 형성하는 공정에서는,
    상기 제 2 반도체층과 상기 반도체 기판을 열산화함으로써, 상기 공동부 내에 상기 매립 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 공동부 내에 매립 산화막을 형성한 후에, 상기 산화 방지막을 에칭하여 제거하는 공정과,
    상기 산화 방지막이 제거된 상기 제 2 반도체층의 상기 소스 형성 영역과 상기 드레인 형성 영역에 의해 사이에 끼워진 부분 위에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과,
    상기 소스 형성 영역의 상기 제 2 반도체층에 소스층을 형성하는 동시에, 상기 드레인 형성 영역의 상기 제 2 반도체층에 드레인층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판 위의 반도체층에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극을 사이에 끼워 상기 반도체층에 형성된 소스층 및 드레인층을 포함하여 구성되는 트랜지스터를 가지며,
    상기 소스층과 상기 반도체 기판 사이, 및 상기 드레인층과 상기 반도체 기판 사이에는 각각 매립 산화막이 존재하고, 또한 상기 게이트 전극 아래의 상기 반도체층과 상기 반도체 기판 사이에는 매립 산화막이 없고,
    상기 소스층 및 상기 드레인층이 형성된 영역의 상기 반도체층은 상기 게이트 전극의 하부 영역의 반도체층보다 그 두께가 두껍고, 상기 소스층 및 드레인층이 형성된 영역의 상기 반도체층의 표면은 상기 게이트 전극의 하부 영역의 상기 반도체층의 표면보다도 상측에 위치하고 있는 것을 특징으로 하는 반도체 장치.
KR1020060065377A 2005-07-13 2006-07-12 반도체 장치의 제조 방법 및 반도체 장치 KR100823109B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005203917A JP2007027231A (ja) 2005-07-13 2005-07-13 半導体装置の製造方法及び、半導体装置
JPJP-P-2005-00203917 2005-07-13

Publications (2)

Publication Number Publication Date
KR20070008442A KR20070008442A (ko) 2007-01-17
KR100823109B1 true KR100823109B1 (ko) 2008-04-18

Family

ID=37609696

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060065377A KR100823109B1 (ko) 2005-07-13 2006-07-12 반도체 장치의 제조 방법 및 반도체 장치

Country Status (5)

Country Link
US (1) US7316943B2 (ko)
JP (1) JP2007027231A (ko)
KR (1) KR100823109B1 (ko)
CN (1) CN1897234A (ko)
TW (1) TW200710946A (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128428A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
JP4867225B2 (ja) * 2005-07-27 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
GB2460471B (en) * 2008-05-31 2011-11-23 Filtronic Compound Semiconductors Ltd A field effect transistor and a method of manufacture thereof
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
JP5915181B2 (ja) * 2011-04-05 2016-05-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5768456B2 (ja) 2011-04-18 2015-08-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5659978B2 (ja) * 2011-07-19 2015-01-28 富士通セミコンダクター株式会社 半導体装置の製造方法
CN103545215B (zh) 2012-07-17 2016-06-29 中国科学院微电子研究所 半导体器件及其制造方法
US9087869B2 (en) * 2013-05-23 2015-07-21 International Business Machines Corporation Bulk semiconductor fins with self-aligned shallow trench isolation structures
US10170304B1 (en) 2017-10-25 2019-01-01 Globalfoundries Inc. Self-aligned nanotube structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990013112A (ko) * 1997-07-31 1999-02-25 양승택 모스 트랜지스터 및 그 제조방법
KR20010004720A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 트랜지스터 및 그 제조 방법
US6198142B1 (en) 1998-07-31 2001-03-06 Intel Corporation Transistor with minimal junction capacitance and method of fabrication
US20030080383A1 (en) 2001-10-26 2003-05-01 International Business Machines Corporation Active well schemes for SOI technology
KR20040036452A (ko) * 2002-10-26 2004-04-30 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR20050044140A (ko) * 2003-11-07 2005-05-12 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04115560A (ja) * 1990-09-05 1992-04-16 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
US5882958A (en) * 1997-09-03 1999-03-16 Wanlass; Frank M. Damascene method for source drain definition of silicon on insulator MOS transistors
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2002299591A (ja) 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
KR100505113B1 (ko) * 2003-04-23 2005-07-29 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR100553683B1 (ko) * 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100513310B1 (ko) * 2003-12-19 2005-09-07 삼성전자주식회사 비대칭 매몰절연막을 채택하여 두 개의 다른 동작모드들을갖는 반도체소자 및 그것을 제조하는 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990013112A (ko) * 1997-07-31 1999-02-25 양승택 모스 트랜지스터 및 그 제조방법
US6198142B1 (en) 1998-07-31 2001-03-06 Intel Corporation Transistor with minimal junction capacitance and method of fabrication
KR20010004720A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자의 트랜지스터 및 그 제조 방법
US20030080383A1 (en) 2001-10-26 2003-05-01 International Business Machines Corporation Active well schemes for SOI technology
KR20040036452A (ko) * 2002-10-26 2004-04-30 삼성전자주식회사 모스 트랜지스터 및 그 제조방법
KR20050044140A (ko) * 2003-11-07 2005-05-12 삼성전자주식회사 부분적으로 절연된 전계효과 트랜지스터를 구비하는반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US7316943B2 (en) 2008-01-08
US20070020828A1 (en) 2007-01-25
CN1897234A (zh) 2007-01-17
TW200710946A (en) 2007-03-16
JP2007027231A (ja) 2007-02-01
KR20070008442A (ko) 2007-01-17

Similar Documents

Publication Publication Date Title
KR100823109B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR100780855B1 (ko) 반도체 장치 및 그 제조 방법
JP2007103490A (ja) 半導体装置および半導体装置の製造方法
US8309426B2 (en) Methods for manufacturing multilayer wafers with trench structures
US8389391B2 (en) Triple-gate transistor with reverse shallow trench isolation
US20070102735A1 (en) Semiconductor device and method for manufacturing the semiconductor device
JP4902362B2 (ja) 半導体装置の製造方法
JP2000138177A (ja) 半導体装置の製造方法
JP4626500B2 (ja) 半導体装置の製造方法
JP2005109203A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
KR100798826B1 (ko) 반도체 기판과 반도체 장치, 및 이들의 제조 방법, 반도체기판의 설계 방법
US7847352B2 (en) Semiconductor device and method for manufacturing the same
JP4265890B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JP4265889B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JP4867134B2 (ja) 半導体装置の製造方法
JP2006344769A (ja) 半導体装置および半導体装置の製造方法
KR20090039061A (ko) 트랜지스터 소자 및 그 제조 방법
JP2005333060A (ja) 半導体装置および半導体装置の製造方法
JP4670490B2 (ja) 半導体装置および半導体装置の製造方法
KR20080087733A (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2007299977A (ja) 半導体装置の製造方法
JP2007266390A (ja) 半導体装置の製造方法
JP2005276913A (ja) 半導体装置および半導体装置の製造方法
JP2005286165A (ja) 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法
KR20010004601A (ko) 이중 게이트를 갖는 에스오아이 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee