JP2005276913A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 ゲート電極が配置される半導体層の膜厚が異なる場合においても、ゲート電極へのダメージを抑制しつつ、ゲート電極上にコンタクトを形成できるようにする。
【解決手段】 膜厚の異なる半導体層４ａ、４ｂ上に形成された多結晶シリコン層６の表面を研磨してからゲート電極６ａ、６ｂを形成し、層間絶縁膜９、平坦化膜１０および層間絶縁膜１１をゲート電極６ａ、６ｂ上に順次形成した後、開口部１２ａ、１２ｂをそれぞれ介してゲート電極６ａ、６ｂにそれぞれ接続された配線層１３ａ、１３ｂを形成する。
【選択図】 図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、完全空乏型電界効果トランジスタと部分空乏型電界効果トランジスタとを同一基板上に形成する方法に適用して好適なものである。

ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタは、バルク半導体上に形成されたＭＯＳトランジスタに比べて寄生容量が小さく、高速化が可能であることや、基板バイアス効果が小さく、低電圧動作が可能であるなどの点から、その有用性が注目されている。
ここで、ＳＯＩ基板上に形成されたＭＯＳトランジスタには、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとがある。完全空乏型ＭＯＳトランジスタは、ボディ領域が完全に空乏化されているため、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。一方、部分空乏型ＭＯＳトランジスタは、しきい値電圧設定の自由度があり、しきい値電圧を大きくすることができるため、耐圧にも優れ、トランジスタのスタンバイリーク電流を減らすこともできる。

このため、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に混載することにより、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を実現することが行われている。
ここで、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に形成する方法として、例えば、特許文献１には、ＳＯＩ層の膜厚を制御することで、不純物濃度の制御も行い、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に作り分ける方法が開示されている。
特開平１１−２９８００１号公報

しかしながら、特許文献１に開示された方法では、完全空乏型ＭＯＳトランジスタが形成される領域と、部分空乏型ＭＯＳトランジスタが形成される領域とでＳＯＩ層の膜厚が異なっている。このため、ＳＯＩ層の膜厚差を反映して、完全空乏型ＭＯＳトランジスタが形成される領域と、部分空乏型ＭＯＳトランジスタが形成される領域とでゲート電極の高さが異なるようになる。

そして、高さが異なるゲート電極上に形成された層間絶縁膜が平坦化されると、高さの低いゲート電極上の層間絶縁膜の膜厚は厚くなり、高さの高いゲート電極上の層間絶縁膜の膜厚は薄くなる。この結果、これらのゲート電極上とコンタクトをとるためのコンタクトホールを層間絶縁膜に形成する場合、高さの低いゲート電極にエッチング時間を合わせると、高さの高いゲート電極がオーバーエッチングされ、高さの高いゲート電極にダメージが及ぶという問題があった。一方、高さの高いゲート電極にエッチング時間を合わせると、高さの低いゲート電極にコンタクトホールを到達させることができなくなり、コンタクトの接続不良が発生するという問題があった。

そこで、本発明の目的は、ゲート電極が配置される半導体層の膜厚が異なる場合においても、ゲート電極へのダメージを抑制しつつ、ゲート電極上にコンタクトを形成することが可能な半導体装置および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上の半導体層の膜厚の異なる領域にそれぞれ形成された電界効果型トランジスタを有する半導体装置において、前記電界効果型トランジスタのゲート電極の高さが互いに等しいことを特徴とする。
これにより、膜厚が異なる半導体層上にゲート電極が形成された場合においても、ゲート電極の高さを揃えることができる。このため、これらのゲート電極上に形成された層間絶縁膜が平坦化された場合においても、これらのゲート電極上の層間絶縁膜の膜厚を一致させることができ、ゲート電極上にコンタクトを形成するための層間絶縁膜のエッチング時間を揃えることができる。このため、コンタクト形成時のゲート電極へのダメージを抑制しつつ、コンタクトの接続不良を低減することが可能となり、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一基板上に混載することが可能となる。

また、本発明の一態様に係る半導体装置によれば、前記膜厚の薄い方の半導体層に形成された電界効果型トランジスタは完全空乏型電界効果トランジスタ、前記膜厚の厚い方の半導体層に形成された電界効果型トランジスタは部分空乏型電界効果トランジスタであることを特徴とする。
これにより、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を同一基板上に形成された電界効果トランジスタを実現することができ、半導体装置の機能性および効率性を向上させることができる。

また、本発明の一態様に係る半導体装置によれば、半導体層が絶縁体上に形成された第１領域と、前記第１領域の半導体層よりも膜厚が厚い半導体層が前記絶縁体上に形成された第２領域と、前記第１領域の半導体層上に形成された第１ゲート電極と、前記第１ゲート電極の両側の半導体層にそれぞれ形成され、前記絶縁体に接触するように深さが設定された第１ソース／ドレイン層と、前記第２領域の半導体層上に形成され、前記第１ゲート電極と高さが等しい第２ゲート電極と、前記第２ゲート電極の両側の半導体層にそれぞれ形成され、前記絶縁体と隔てられるように深さが設定された第２ソース／ドレイン層と、前記第１ゲート電極および前記第２ゲート電極上に形成され、表面が平坦化された層間絶縁膜と、前記層間絶縁膜を介して前記第１ゲート電極および前記第２ゲート電極にそれぞれ接続されたコンタクトとを備えることを特徴とする。

これにより、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一基板上に混載することが可能となるとともに、これらのトランジスタのゲート電極上の層間絶縁膜が平坦化された場合においても、ゲート電極上にコンタクトを形成するための層間絶縁膜のエッチング時間を一致させることができる。このため、コンタクト形成時のゲート電極へのダメージを抑制しつつ、コンタクトの接続不良を低減することが可能となり、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を同一基板上で実現することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚の異なる半導体層を絶縁体上に形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料を積層する工程と、前記積層されたゲート電極材料の表面を平坦化する工程と、前記平坦化されたゲート電極材料のパターニングを行うことにより、前記膜厚の異なる半導体層上に高さの等しいゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層を形成する工程と、表面が平坦化された層間絶縁膜を前記ゲート電極上に形成する工程と、前記ゲート電極の表面を露出させる開口部を前記層間絶縁膜にそれぞれ形成する工程と、前記開口部を介して前記ゲート電極にそれぞれ接続された配線層を形成する工程とを備えることを特徴とする。

これにより、ゲート電極の高さを揃えることを可能としつつ、膜厚が異なる半導体層上にゲート電極を形成することができる。このため、これらのトランジスタのゲート電極上の層間絶縁膜が平坦化された場合においても、コンタクト形成時のゲート電極へのダメージを抑制しつつ、コンタクトの接続不良を低減することが可能となり、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一基板上に混載することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記積層されたゲート電極材料の表面を平坦化する工程は、前記積層されたゲート電極材料の表面をＣＭＰにて研磨する工程であることを特徴とする。
これにより、ゲート電極の高さを揃えることを可能としつつ、膜厚が異なる半導体層上にゲート電極を形成することができ、コンタクト形成時のゲート電極へのダメージを抑制しつつ、コンタクトの接続不良を低減することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記膜厚の異なる半導体層上に高さの等しいゲート電極をそれぞれ形成する工程は、膜厚の厚い方の半導体層上を覆うようにパターニングされた第１レジストパターンをマスクとして前記ゲート電極材料のエッチングを行うことにより、膜厚の薄い方の半導体層上に第１ゲート電極を形成する工程と、膜厚の薄い方の半導体層上を覆うようにパターニングされた第２レジストパターンをマスクとして前記ゲート電極材料のエッチングを行うことにより、膜厚の厚い方の半導体層上に第２ゲート電極を形成する工程とを備えることを特徴とする。

これにより、膜厚が異なる半導体層上に配置されるゲート電極を別々に作り分けることが可能となる。このため、半導体層上に形成されたゲート電極材料の膜厚が異なる場合においても、半導体層へのダメージを抑制しつつ、ゲート電極を精度よく形成することが可能となり、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一基板上に安定して形成することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記膜厚の薄い方の半導体層に形成されたソース／ドレイン層は前記絶縁体に接触し、前記膜厚の厚い方の半導体層に形成されたソース／ドレイン層は前記絶縁体と離間していることを特徴とする。
これにより、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一基板上に混載することが可能となり、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を同一基板上で実現することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚の異なる半導体層を絶縁体上に形成する工程と、半導体層上にゲート絶縁膜を形成する工程と、前記膜厚の異なる半導体層上にゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層を形成する工程と、表面が平坦化された層間絶縁膜を前記ゲート電極上に形成する工程と、膜厚の厚い方の半導体層上を覆うようにパターニングされた第１レジストパターンをマスクとして前記層間絶縁膜のエッチングを行うことにより、膜厚の薄い方の半導体層上に配置されたゲート電極の表面を露出させる第１開口部を前記層間絶縁膜に形成する工程と、膜厚の薄い方の半導体層上を覆うようにパターニングされた第２レジストパターンをマスクとして前記層間絶縁膜のエッチングを行うことにより、膜厚の厚い方の半導体層上に配置されたゲート電極の表面を露出させる第２開口部を前記層間絶縁膜に形成する工程と、前記第１および第２開口部をそれぞれ介して前記ゲート電極に接続された配線層を形成する工程とを備えることを特徴とする。

これにより、膜厚が異なる半導体層上に配置されるゲート電極へのコンタクトを別々に作り分けることが可能となり、各ゲート電極上の層間絶縁膜の膜厚に対応したエッチング時間を別個に設定することが可能となる。このため、膜厚が異なる半導体層上に形成されたゲート電極上の層間絶縁膜の膜厚が異なる場合においても、コンタクト形成時のゲート電極へのダメージを抑制しつつ、コンタクトの接続不良を低減することが可能となり、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一基板上に混載することが可能となる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上にはＢＯＸ層２が形成され、ＢＯＸ層２上には、素子分離絶縁膜３で素子分離された膜厚の異なる半導体層４ａ、４ｂが形成されている。ここで、膜厚の薄い方の半導体層４ａには、完全空乏型トランジスタ形成領域Ｒ１が設けられ、膜厚の厚い方の半導体層４ｂには、部分空乏型トランジスタ形成領域Ｒ２が設けられている。

なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２としては、例えば、ＳｉＯ₂、ＳＩＯＮまたはＳｉ₃Ｎ₄などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層４ａ、４ｂがＢＯＸ層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層４ａ、４ｂとしては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。

次に、図１（ｂ）に示すように、半導体層４ａ、４ｂの熱酸化を行うことにより、半導体層４ａ、４ｂ上にゲート絶縁膜５ａ、５ｂをそれぞれ形成する。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ゲート絶縁膜５ａ、５ｂが形成された半導体層４ａ、４ｂ上に多結晶シリコン層６を形成する。なお、多結晶シリコン層６の膜厚は、例えば、３０００Å程度とすることができる。

次に、図１（ｄ）に示すように、ＣＭＰ（化学的機械的研磨）を用いることにより、半導体層４ａ、４ｂ上に形成された多結晶シリコン層６の表面を研磨し、多結晶シリコン層６の表面を平坦化する。なお、多結晶シリコン層６の研磨厚は、例えば、１０００Å程度とすることができ、半導体層４ａ上の多結晶シリコン層６の残厚を３０００Å程度、半導体層４ｂ上の多結晶シリコン層６の残厚を２０００Å程度とすることができる。

次に、図２（ａ）に示すように、フォトリソグラフィー技術を用いることにより、膜厚の薄い方の半導体層４ａ上を覆うとともに、膜厚の厚い方の半導体層４ｂ上に形成されるゲート電極６ｂに対応したレジストパターンＲ１を多結晶シリコン層６上に形成する。そして、レジストパターンＲ１をマスクとして多結晶シリコン層６のエッチングを行うことにより、半導体層４ｂ上にゲート電極６ｂを形成する。

ここで、膜厚の薄い方の半導体層４ａ上をレジストパターンＲ１で覆ってからゲート電極６ｂを形成するためのエッチングを行うことにより、半導体層４ｂ上の多結晶シリコン層６の膜厚に適合するように、ゲート電極６ｂを形成するためのエッチング時間を設定することができる。このため、半導体層４ｂに及ぶダメージを抑制しつつ、半導体層４ｂ上にゲート電極６ｂを精度よく形成することができる。

次に、図２（ｂ）に示すように、レジストパターンＲ１を除去した後、フォトリソグラフィー技術を用いることにより、膜厚の厚い方の半導体層４ｂ上を覆うとともに、膜厚の薄い方の半導体層４ａ上に形成されるゲート電極６ａに対応したレジストパターンＲ２を多結晶シリコン層６上に形成する。そして、レジストパターンＲ２をマスクとして多結晶シリコン層６のエッチングを行うことにより、半導体層４ａ上にゲート電極６ａを形成する。

ここで、膜厚の厚い方の半導体層４ｂ上をレジストパターンＲ２で覆ってからゲート電極６ａを形成するためのエッチングを行うことにより、半導体層４ａ上の多結晶シリコン層６の膜厚に適合するように、ゲート電極６ａを形成するためのエッチング時間を設定することができる。このため、半導体層４ａの膜厚が半導体層４ｂの膜厚より厚い場合においても、半導体層４ｂに及ぶダメージを抑制しつつ、半導体層４ａ上にゲート電極６ａを精度よく形成することができる。

また、多結晶シリコン膜６を平坦化してからゲート電極６ａ、６ｂを形成することにより、膜厚が異なる半導体層４ａ、４ｂ上にゲート電極６ａ、６ｂがそれぞれ形成された場合においても、これらのゲート電極６ａ、６ｂの高さを揃えることができる。
次に、図２（ｃ）に示すように、レジストパターンＲ２を除去した後、ゲート電極６ａ、６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層４ａ、４ｂ内にイオン注入することにより、ゲート電極６ａ、６ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を半導体層４ａ、４ｂにそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体層４ａ、４ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極６ａ、６ｂの側壁にサイドウォール８ａ、８ｂをそれぞれ形成する。そして、ゲート電極６ａ、６ｂおよびサイドウォール８ａ、８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層４ａ、４ｂ内にイオン注入することにより、サイドウォール８ａ、８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層７ａ、７ｂを半導体層４ａ、４ｂにそれぞれ形成する。

なお、膜厚の薄い方の半導体層４ａに形成されたソース／ドレイン層７ａはＢＯＸ層２に接触させ、膜厚の厚い方の半導体層４ｂに形成されたソース／ドレイン層７ｂはＢＯＸ層２と離間させることができる。これにより、完全空乏型トランジスタ形成領域Ｒ１に完全空乏型電界効果トランジスタを形成することが可能となるとともに、部分空乏型トランジスタ形成領域Ｒ２に部分空乏型電界効果トランジスタを形成することが可能となり、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一支持基板１上に混載することができる。

次に、図３（ａ）に示すように、層間絶縁膜９、平坦化膜１０および層間絶縁膜１１をゲート電極６ａ、６ｂ上に順次形成する。なお、層間絶縁膜９、１１としては、例えば、ＴＥＯＳ（テトラエチルオキシシラン）膜、平坦化膜１０としては、例えば、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜を用いることができる。また、層間絶縁膜１１を平坦化する方法として、ＳＯＧ膜を用いる方法以外にも、ＣＭＰなどの方法により、層間絶縁膜１１の表面を研磨するようにしてもよい。

次に、図３（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、ゲート電極６ａ、６ｂの表面を露出させる開口部１２ａ、１２ｂを層間絶縁膜９、平坦化膜１０および層間絶縁膜１１にそれぞれ形成する。
ここで、ゲート電極６ａ、６ｂの高さは等しいので、これらのゲート電極６ａ、６ｂ上に形成された層間絶縁膜１１の表面が平坦化された場合においても、これらのゲート電極６ａ、６ｂ上の層間絶縁膜９、平坦化膜１０および層間絶縁膜１１全体の膜厚を一致させることができる。このため、ゲート電極６ａ、６ｂ上にコンタクトを形成するためのエッチング時間を一致させることができ、コンタクト形成時のゲート電極６ａ、６ｂへのダメージを抑制しつつ、コンタクトの接続不良を低減することが可能となる。

次に、図３（ｃ）に示すように、スパッタなどの方法によりＡｌなどの金属膜を層間絶縁膜１１上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜をパターニングすることにより、開口部１２ａ、１２ｂをそれぞれ介してゲート電極６ａ、６ｂにそれぞれ接続された配線層１３ａ、１３ｂを層間絶縁膜１１上に形成する。

これにより、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一支持基板１上に混載することが可能となり、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を同一支持基板１上で実現することができる。
図４〜図６は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。

図４（ａ）において、支持基板２１上にはＢＯＸ層２２が形成され、ＢＯＸ層２２上には、素子分離絶縁膜２３で素子分離された膜厚の異なる半導体層２４ａ、２４ｂが形成されている。ここで、膜厚の薄い方の半導体層２４ａには、完全空乏型トランジスタ形成領域Ｒ１１が設けられ、膜厚の厚い方の半導体層２４ｂには、部分空乏型トランジスタ形成領域Ｒ１２が設けられている。

次に、図４（ｂ）に示すように、半導体層２４ａ、２４ｂの熱酸化を行うことにより、半導体層２４ａ、２４ｂ上にゲート絶縁膜２５ａ、２５ｂをそれぞれ形成する。
次に、図４（ｃ）に示すように、ＣＶＤなどの方法により、ゲート絶縁膜２５ａ、２５ｂが形成された半導体層２４ａ、２４ｂ上に多結晶シリコン層２６を形成する。なお、多結晶シリコン層２６の膜厚は、例えば、２０００Å程度とすることができる。

次に、図４（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層２６をパターニングすることにより、半導体層２４ａ、２４ｂ上にゲート電極２６ａ、２６ｂをそれぞれ形成する。
次に、図５（ａ）に示すように、ゲート電極２６ａ、２６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２４ａ、２４ｂ内にイオン注入することにより、ゲート電極２６ａ、２６ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層２４ａ、２４ｂにそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体層２４ａ、２４ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２６ａ、２６ｂの側壁にサイドウォール２８ａ、２８ｂをそれぞれ形成する。そして、ゲート電極２６ａ、２６ｂおよびサイドウォール２８ａ、２８ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２４ａ、２４ｂ内にイオン注入することにより、サイドウォール２８ａ、２８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２７ａ、２７ｂを半導体層２４ａ、２４ｂにそれぞれ形成する。

なお、膜厚の薄い方の半導体層２４ａに形成されたソース／ドレイン層２７ａはＢＯＸ層２２に接触させ、膜厚の厚い方の半導体層２４ｂに形成されたソース／ドレイン層２７ｂはＢＯＸ層２２と離間させることができる。これにより、完全空乏型トランジスタ形成領域Ｒ１１に完全空乏型電界効果トランジスタを形成することが可能となるとともに、部分空乏型トランジスタ形成領域Ｒ１２に部分空乏型電界効果トランジスタを形成することが可能となり、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一支持基板２１上に混載することができる。

次に、図５（ｂ）に示すように、層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１をゲート電極２６ａ、２６ｂ上に順次形成する。なお、層間絶縁膜２９、３１としては、例えば、ＴＥＯＳ膜、平坦化膜３０としては、例えば、ＳＯＧ膜を用いることができる。また、層間絶縁膜３１を平坦化する方法として、ＳＯＧ膜を用いる方法以外にも、ＣＭＰなどの方法により、層間絶縁膜３１の表面を研磨するようにしてもよい。

次に、図５（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、膜厚の薄い方の半導体層２４ａ上を覆うとともに、ゲート電極２６ｂの表面を露出させる開口部３２ｂに対応したレジストパターンＲ１１を層間絶縁膜３１上に形成する。そして、レジストパターンＲ１１をマスクとして層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１のエッチングを行うことにより、ゲート電極３６ｂの表面を露出させる開口部３２ｂを層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１に形成する。

ここで、膜厚の薄い方の半導体層２４ａ上をレジストパターンＲ１１で覆ってから開口部３２ｂを形成するためのエッチングを行うことにより、半導体層２４ｂ上の層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１全体の膜厚に適合するように、開口部３２ｂを形成するためのエッチング時間を設定することができる。このため、半導体層２４ｂ上の層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１全体の膜厚が、半導体層２４ａ上の層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１全体の膜厚より薄い場合においても、ゲート電極２６ｂに及ぶダメージを抑制しつつ、ゲート電極２６ｂの表面を露出させる開口部３２ｂを精度よく形成することができる。

次に、図６（ａ）に示すように、レジストパターンＲ１１を除去した後、フォトリソグラフィー技術を用いることにより、膜厚の厚い方の半導体層２４ｂ上を覆うとともに、ゲート電極２６ａの表面を露出させる開口部３２ａに対応したレジストパターンＲ１２を層間絶縁膜３１上に形成する。そして、レジストパターンＲ１２をマスクとして層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１のエッチングを行うことにより、ゲート電極３６ａの表面を露出させる開口部３２ａを層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１に形成する。

ここで、膜厚の厚い方の半導体層２４ａ上をレジストパターンＲ１２で覆ってから開口部３２ａを形成するためのエッチングを行うことにより、半導体層２４ａ上の層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１全体の膜厚に適合するように、開口部３２ａを形成するためのエッチング時間を設定することができる。このため、半導体層２４ａ上の層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１全体の膜厚が、半導体層２４ｂ上の層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１全体の膜厚より厚い場合においても、層間絶縁膜２９、平坦化膜３０および層間絶縁膜３１のエッチング残りを防止しつつ、ゲート電極２６ａの表面を露出させる開口部３２ａを精度よく形成することができる。

次に、図６（ｂ）に示すように、スパッタなどの方法によりＡｌなどの金属膜を層間絶縁膜３１上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜をパターニングすることにより、開口部３２ａ、３２ｂをそれぞれ介してゲート電極２６ａ、２６ｂにそれぞれ接続された配線層３３ａ、３３ｂを層間絶縁膜３１上に形成する。

これにより、完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタを同一支持基板２１上に混載することが可能となり、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を同一支持基板２１上で実現することができる。

本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。

符号の説明

Ｒ１、Ｒ１１ 完全空乏型トランジスタ形成領域、Ｒ２、Ｒ１２ 部分空乏型トランジスタ形成領域、１、２１ 支持基板、２、２２ ＢＯＸ層、３、２３ 素子分離絶縁膜、４ａ、４ｂ、２４ａ、２４ｂ 半導体層、５ａ、５ｂ、２５ａ、２５ｂ ゲート絶縁膜、６、２６ 多結晶シリコン膜、６ａ、６ｂ、２６ａ、２６ｂ ゲート電極、７ａ、７ｂ、２７ａ、２７ｂ ソース／ドレイン層、８ａ、８ｂ、２８ａ、２８ｂ サイドウォールスペーサ、９、１１、２９、３１ 層間絶縁膜、１０、３０ 平坦化膜、１２ａ、１２ｂ、３２ａ、３２ｂ 開口部、１３ａ、１３ｂ、３３ａ、３３ｂ 配線層、Ｒ１、Ｒ２、Ｒ１１、Ｒ１２ レジストパターン

Claims (8)

1. 絶縁体上の半導体層の膜厚の異なる領域にそれぞれ形成された電界効果型トランジスタを有する半導体装置において、
   前記電界効果型トランジスタのゲート電極の高さが互いに等しいことを特徴とする半導体装置。
2. 前記膜厚の薄い方の半導体層に形成された電界効果型トランジスタは完全空乏型電界効果トランジスタ、前記膜厚の厚い方の半導体層に形成された電界効果型トランジスタは部分空乏型電界効果トランジスタであることを特徴とする請求項１記載の半導体装置。
3. 半導体層が絶縁体上に形成された第１領域と、
   前記第１領域の半導体層よりも膜厚が厚い半導体層が前記絶縁体上に形成された第２領域と、
   前記第１領域の半導体層上に形成された第１ゲート電極と、
   前記第１ゲート電極の両側の半導体層にそれぞれ形成され、前記絶縁体に接触するように深さが設定された第１ソース／ドレイン層と、
   前記第２領域の半導体層上に形成され、前記第１ゲート電極と高さが等しい第２ゲート電極と、
   前記第２ゲート電極の両側の半導体層にそれぞれ形成され、前記絶縁体と隔てられるように深さが設定された第２ソース／ドレイン層と、
   前記第１ゲート電極および前記第２ゲート電極上に形成され、表面が平坦化された層間絶縁膜と、
   前記層間絶縁膜を介して前記第１ゲート電極および前記第２ゲート電極にそれぞれ接続されたコンタクトとを備えることを特徴とする半導体装置。
4. 膜厚の異なる半導体層を絶縁体上に形成する工程と、
   前記半導体層上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極材料を積層する工程と、
   前記積層されたゲート電極材料の表面を平坦化する工程と、
   前記平坦化されたゲート電極材料のパターニングを行うことにより、前記膜厚の異なる半導体層上に高さの等しいゲート電極をそれぞれ形成する工程と、
   前記ゲート電極の両側にソース／ドレイン層を形成する工程と、
   表面が平坦化された層間絶縁膜を前記ゲート電極上に形成する工程と、
   前記ゲート電極の表面を露出させる開口部を前記層間絶縁膜にそれぞれ形成する工程と、
   前記開口部を介して前記ゲート電極にそれぞれ接続された配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
5. 前記積層されたゲート電極材料の表面を平坦化する工程は、
   前記積層されたゲート電極材料の表面をＣＭＰにて研磨する工程であることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記膜厚の異なる半導体層上に高さの等しいゲート電極をそれぞれ形成する工程は、
   膜厚の厚い方の半導体層上を覆うようにパターニングされた第１レジストパターンをマスクとして前記ゲート電極材料のエッチングを行うことにより、膜厚の薄い方の半導体層上に第１ゲート電極を形成する工程と、
   膜厚の薄い方の半導体層上を覆うようにパターニングされた第２レジストパターンをマスクとして前記ゲート電極材料のエッチングを行うことにより、膜厚の厚い方の半導体層上に第２ゲート電極を形成する工程とを備えることを特徴とする請求項４または５記載の半導体装置の製造方法。
7. 前記膜厚の薄い方の半導体層に形成されたソース／ドレイン層は前記絶縁体に接触し、前記膜厚の厚い方の半導体層に形成されたソース／ドレイン層は前記絶縁体と離間していることを特徴とする請求項４〜６のいずれか１項記載の半導体装置の製造方法。
8. 膜厚の異なる半導体層を絶縁体上に形成する工程と、
   半導体層上にゲート絶縁膜を形成する工程と、
   前記膜厚の異なる半導体層上にゲート電極をそれぞれ形成する工程と、
   前記ゲート電極の両側にソース／ドレイン層を形成する工程と、
   表面が平坦化された層間絶縁膜を前記ゲート電極上に形成する工程と、
   膜厚の厚い方の半導体層上を覆うようにパターニングされた第１レジストパターンをマスクとして前記層間絶縁膜のエッチングを行うことにより、膜厚の薄い方の半導体層上に配置されたゲート電極の表面を露出させる第１開口部を前記層間絶縁膜に形成する工程と、
   膜厚の薄い方の半導体層上を覆うようにパターニングされた第２レジストパターンをマスクとして前記層間絶縁膜のエッチングを行うことにより、膜厚の厚い方の半導体層上に配置されたゲート電極の表面を露出させる第２開口部を前記層間絶縁膜に形成する工程と、
   前記第１および第２開口部をそれぞれ介して前記ゲート電極に接続された配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。

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