JP4867362B2

JP4867362B2 - 半導体装置の製造方法

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Publication number: JP4867362B2
Application number: JP2006015368A
Authority: JP
Inventors: 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-01-24
Filing date: 2006-01-24
Publication date: 2012-02-01
Anticipated expiration: 2026-01-24
Also published as: JP2007201005A

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）上に形成された電界効果型トランジスタに適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。

一方、バックゲートバイアスにてしきい値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立させるために、ＳＯＩトランジスタにバックゲート構造を持たせる方法がある。また、ダブルゲート電極を有するＳＯＩトランジスタでは、短チャンネル効果の抑制の他、理想的なＳ値（サブスレッショルド特性の傾き）を実現できることが知られており、低電圧駆動化によるさらなる低消費電力化の手段として注目されている。
特開２００２−２９９５９１号公報特開２０００−１２４０９２号公報Ｔ．Ｓａｋａｉｅｔａｌ．"ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ（ＳＢＳＩ）ｆｏｒＬＳＩＡｐｐｌｉｃａｔｉｏｎ"，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。さらに、バックゲート構造、ダブルゲート構造を実現するには、プロセス的、コスト的に難易度が高いとの欠点も有している。

また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。
一方、非特許文献１に開示された方法では、バックゲート構造またはダブルゲート構造をＳＯＩトランジスタに持たせることが難しいという問題があった。特に、ＳＯＩ層の下に、メタル電極を形成することは、きわめて困難であった。また、ＳＯＩトランジスタにバックゲート構造を持たせた場合、ＳＯＩ層とバックゲート電極またはダブルゲート電極との間の膜厚と、バックゲート電極またはダブルゲート電極とＳｉ基板との間の膜厚とを最適化することが困難であり、バックゲート電極またはダブルゲート電極によるしきい値電圧の制御性の向上と、バックゲート電極またはダブルゲート電極とＳｉ基板との間の寄生容量の低減を両立させることが難しいという問題があった。

そこで、本発明の目的は、電界効果型トランジスタのバックゲート電極によるしきい値制御性を向上させると共に、バックゲート電極と基板間の寄生容量を低減することが可能な半導体装置および半導体装置の製造方法を提供することである。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第２半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上に形成する工程と、前記第３半導体層よりもエッチングレートが小さな第４半導体層を前記第３半導体層上に成膜する工程と、前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる露出部を形成する工程と、前記露出部を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ選択的に除去された第１および第２空洞部を形成する工程と、前記第２空洞部の上下面に絶縁膜を形成するとともに、前記第１空洞部に埋め込まれた埋め込み絶縁層を形成する工程と、前記絶縁膜にて上下が挟まれるようにして前記第２空洞部内に埋め込まれた埋め込み導電体層を形成する工程とを備えることを特徴とする。

これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、露出部を介してエッチング液を第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２半導体層下の第１空洞部内に埋め込まれた埋め込み絶縁層を形成しつつ、第４半導体層下の第２空洞部内に埋め込まれた埋め込み導電体層を形成することができる。

このため、第２および第４半導体層の欠陥の発生を低減させつつ、第４半導体層下にバックゲート電極またはダブルゲート電極を配置することが可能となるとともに、第４半導体層とバックゲート電極またはダブルゲート電極との間の絶縁膜を薄膜化することを可能としつつ、バックゲート電極またはダブルゲート電極と半導体基板との間の絶縁膜を厚膜化することができる。この結果、コストアップを抑制しつつ、バックゲート電極またはダブルゲート電極によるしきい値制御性を向上させることが可能となるとともに、バックゲート電極またはダブルゲート電極と半導体基板との間の寄生容量を低減することが可能となり、待機時の消費電力の低減と動作速度の確保を両立させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第２半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上に形成する工程と、前記第３半導体層よりもエッチングレートが小さな第４半導体層を前記第３半導体層上に成膜する工程と、前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる露出部を形成する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ選択的に除去された第１および第２空洞部を形成する工程と、前記第２空洞部の上下面に絶縁膜を形成するとともに、前記第１空洞部に埋め込まれた埋め込み絶縁層を形成する工程と、前記絶縁膜にて上下が挟まれるようにして前記第２空洞部内に埋め込まれた埋め込み導電体層を形成する工程とを備えることを特徴とする。

これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液を第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２半導体層下の第１空洞部内に埋め込まれた埋め込み絶縁層を形成しつつ、第４半導体層下の第２空洞部内に埋め込まれた埋め込み導電体層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４半導体層を半導体基板上に支持することが可能となるとともに、第４半導体層とバックゲート電極またはダブルゲート電極との間の絶縁膜を薄膜化することを可能としつつ、バックゲート電極またはダブルゲート電極と半導体基板との間の絶縁膜を厚膜化することができる。

このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４半導体層に形成することが可能となるとともに、バックゲート電極またはダブルゲート電極によるしきい値制御性を向上させつつ、バックゲート電極またはダブルゲート電極と半導体基板との間の寄生容量を低減することが可能となり、コストアップを抑制しつつ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上にそれぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１空洞部内が前記埋め込み絶縁層にて完全に埋め込まれていることを特徴とする。
これにより、バックゲート電極またはダブルゲート電極と半導体基板との間の絶縁膜を厚膜化することができ、バックゲート電極と基板間の寄生容量を低減することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２半導体層を熱酸化にて完全に消失させる工程を備えることを特徴とする。

これにより、第２空洞部に空隙を残したまま、埋め込み絶縁層にて第１空洞部を完全に埋め込むことができる。このため、ＳＯＩトランジスタ下にバックゲート電極またはダブルゲート電極を配置することを可能としつつ、バックゲート電極またはダブルゲート電極と半導体基板との間の絶縁膜を厚膜化することができ、バックゲート電極と半導体基板間の寄生容量を低減しつつ、バックゲート電極またはダブルゲート電極によるしきい値制御性を向上させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記埋め込み導電体層は不純物がドープされた多結晶半導体、金属または金属の窒化物または合金であることを特徴とする。
これにより、ＣＶＤなどの汎用的な半導体製造プロセスを用いることで、半導体基板と半導体層との間にバックゲート電極を埋め込むことが可能となるとともに、バックゲート電極の低抵抗化を図ることができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。

また、本発明の一態様に係る半導体装置の製造方法によれば、化学的気相成長法にて前記第２空洞部内に埋め込まれた埋め込み導電体層を形成することを特徴とする。
これにより、汎用的な半導体製造プロセスを用いることで、導電体層の埋め込み性を確保しつつ、半導体基板と半導体層との間にバックゲート電極もしくはダブルゲート電極を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極もしくはダブルゲート電極を配置することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、前記第２空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第４半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を選択的に除去する工程とを備えることを特徴とする。

これにより、埋め込み導電体層を空洞部内に埋め込むために、半導体基板上の全面に導電体層が堆積された場合においても、埋め込み導電体層を空洞部内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。特に、異方性エッチングと等方性エッチングを適宜組み合わせることで、側壁部に形成された導電体層も含めて効果的に導電体層をエッチング除去することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２空洞部内に埋め
込まれた埋め込み導電体層を形成する工程は、前記第２空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、前記導電体層の全面をバックエッチングすることで、前記第４半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えることを特徴とする。

これにより、埋め込み導電体層を空洞部内に埋め込むために、半導体基板上の全面に導電体層が堆積された場合においても、単に導電体層の全面をバックエッチングすることで、埋め込み導電体層を空洞部内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。この場合も、異方性エッチングと等方性エッチングを適宜組み合わせることで、側壁部に形成された導電体層も含めて効果的に導電体層をエッチング除去することができる。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。

図１において、半導体基板１１上には、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂがエピタキシャル成長にて順次形成されている。なお、第１半導体層１２ａおよび第３半導体層１３ａは、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂよりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２ａおよび第３半導体層１３ａとしてＳｉＧｅ、第２半導体層１２ｂおよび第４半導体層１３ｂとしてＳｉを用いることが好ましい。これにより、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂ間の格子整合をとることを可能としつつ、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂ間の選択比を確保することができる。また、第１半導体層１２ａおよび第３半導体層１３ａとしては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２ａおよび第３半導体層１３ａの代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第３半導体層１３ａの膜厚は第１半導体層１２ａの膜厚よりも厚いことが好ましく、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂの膜厚は、例えば、１〜２００ｎｍ程度とすることができる。

そして、第４半導体層１３ｂの熱酸化により第４半導体層１３ｂの表面に下地酸化膜１４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができ、第４半導体層１３ｂの酸化防止としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。

次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、下地酸化膜１４、第４半導体層１３ｂ、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂをパターニングすることにより、半導体基板１１の一部を露出させる溝１６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第４半導体層１３ｂの素子分離領域の一部に対応させることができる。

次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。なお、支持体１８は、溝１６内における第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂの側壁にも成膜され、第１半導体層１２ａおよび第３半導体層１３ａが除去された時に第２半導体層１２ｂおよび第４半導体層１３ｂを半導体基板１１上で支持することができる。ここで、基板全体を覆うように形成された支持体１８は、第２半導体層１２ｂおよび第４半導体層１３ｂの撓み等を抑制して、平坦性を保ったまま第４半導体層１３ｂを支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体１８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止膜１５、下地酸化膜１４、第１半導体層１２ａ、第２半導体層１２ｂ、第３半導体層１３ａおよび第４半導体層１３ｂをパターニングすることにより、第１半導体層１２ａおよび第３半導体層１３ａの一部を露出させる溝１９を形成する。ここで、溝１９の配置位置は、第４半導体層１３ｂの素子分離領域の一部に対応させることができる。

なお、第１半導体層１２ａおよび第３半導体層１３ａの一部を露出させる場合、第１半導体層１２ａの表面でエッチングを止めるようにしてもよいし、第１半導体層１２ａをオーバーエッチングして第１半導体層１２ａに凹部を形成するようにしてもよい。あるいは、溝１９内の第１半導体層１２ａを貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２ａのエッチングを途中で止めることにより、溝１９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２ａをエッチング除去する際に、溝１９内の半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝１９内の半導体基板１１のオーバーエッチングを抑制することができる。

次に、図５に示すように、溝１９を介してエッチングガスまたはエッチング液を第１半導体層１２ａおよび第３半導体層１３ａに接触させることにより、第１半導体層１２ａおよび第３半導体層１３ａをエッチング除去し、半導体基板１１と第２半導体層１２ｂとの間に空洞部２０ａを形成するとともに、第２半導体層１２ｂと第４半導体層１３ｂとの間に空洞部２０ｂを形成する。

ここで、溝１６内に支持体１８を設けることにより、第１半導体層１２ａおよび第３半導体層１３ａが除去された場合においても、第２半導体層１２ｂおよび第４半導体層１３ｂを半導体基板１１上で支持することが可能となるとともに、溝１６とは別に溝１９を設けることにより、第２半導体層１２ｂおよび第４半導体層１３ｂ下の第１半導体層１２ａおよび第３半導体層１３ａにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１２ｂおよび第４半導体層１３ｂの品質を損なうことなく、半導体基板１１と第２半導体層１２ｂとの間に空洞部２０ａを形成するとともに、第２半導体層１２ｂと第４半導体層１３ｂとの間に空洞部２０ｂを形成することが可能となる。

なお、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂがＳｉ、第１半導体層１２ａおよび第３半導体層１３ａがＳｉＧｅの場合、第１半導体層１２ａおよび第３半導体層１３ａのエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂのオーバーエッチングを抑制しつつ、第１半導体層１２ａおよび第３半導体層１３ａを除去することが可能となる。また、第１半導体層１２ａおよび第３半導体層１３ａのエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。

また、第１半導体層１２ａおよび第３半導体層１３ａをエッチング除去する前に、陽極酸化などの方法により第１半導体層１２ａおよび第３半導体層１３ａを多孔質化するようにしてもよいし、第１半導体層１２ａおよび第３半導体層１３ａにイオン注入を行うことにより、第１半導体層１２ａおよび第３半導体層１３ａをアモルファス化するようにしてもよいし、半導体基板１１としてＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層１２ａおよび第３半導体層１３ａのエッチングレートを増大させることが可能となり、第１半導体層１２ａおよび第３半導体層１３ａのエッチング面積を拡大することができる。

次に、図６に示すように、第４半導体層１３ｂを残したまま、第２半導体層１２ｂが消失するまで半導体基板１１、第２半導体層１２ｂおよび第４半導体層１３ｂの熱酸化を行うことにより、空洞部２０ａ内に埋め込まれた絶縁膜２１ａを形成するとともに、空洞部２０ｂに空隙が残るようにして空洞部２０ｂ内の第４半導体層１３ｂの下面に絶縁膜２１ａを形成する。これにより、空洞部２０ｂにバックゲート電極を埋め込むことを可能としつつ、第４半導体層１３ｂとバックゲート電極との間の絶縁膜２１ｂを薄膜化することが可能となるとともに、バックゲート電極と半導体基板１１との間の絶縁膜２１ａを厚膜化することができる。このため、絶縁膜２１ｂを介してＳＯＩトランジスタの裏面側からＳＯＩトランジスタのチャネルのポテンシャルを効率よく制御することができ、ＳＯＩトランジスタの閾値を低電圧で制御することが可能となるとともに、バックゲート電極と半導体基板１１間の寄生容量を低減することができ、待機時の消費電力の低減と動作速度の確保を両立させることができる。

また、第４半導体層１３ｂ上に酸化防止膜１５を設けることで、第４半導体層１３ｂの表面が熱酸化されることを防止しつつ、第４半導体層１３ｂの裏面側に絶縁膜２１ｂを形成することが可能となり、第４半導体層１３ｂの膜減りを抑制することが可能となる。
なお、図６の方法では、半導体基板１１および第４半導体層１３ｂの熱酸化を行うことにより、空洞部２０ａ内に埋め込まれた絶縁膜２１ａを形成するとともに、空洞部２０ｂ内の第４半導体層１３ｂの下面に絶縁膜２１ａを形成する方法について説明したが、ＣＶＤ法にて空洞部２０ａ内に埋め込まれた絶縁膜２１ａを形成するとともに、空洞部２０ｂ内の第４半導体層１３ｂの下面に絶縁膜２１ａを形成するようにしてもよい。これにより、第４半導体層１３ｂの膜減りを防止しつつ、空洞部２０ａ、２０ｂ内に酸化膜以外の材料を成膜させることが可能となり、絶縁膜２１ｂの誘電率を増大させることを可能として、ＳＯＩトランジスタのチャネルのポテンシャルの支配力を向上させたり、縁膜２１ａの誘電率を低下させることを可能として、バックゲート電極と半導体基板１１間の寄生容量を低減することができる。

なお、絶縁膜２１ｂの材質としては、例えば、シリコン酸化膜の他、シリコン窒化膜などを用いるようにしてもよい。あるいは、絶縁膜２１ｂの材質として、例えば、ＨｆＯ₂、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ₂、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ₂Ｏ₅、Ｙ₂Ｏ₃、（Ｓｒ，Ｂａ）ＴｉＯ₃、ＬａＡｌＯ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、Ｂｉ₄Ｔｉ₃Ｏ₁₂、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ₃などの誘電体を用いるようにしてもよい。

また、溝１６、１９の配置位置を第４半導体層１３ｂの素子分離領域に対応させることにより、第４半導体層１３ｂの横方向および縦方向の素子分離を行うことが可能となるとともに、溝１６内に支持体１８を埋め込むことにより、第４半導体層１３ｂを半導体基板１上で支持する支持体１８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。

次に、図７に示すように、絶縁膜２１ｂが形成された空洞部２０ｂ内にＣＶＤなどの方法にて導電膜を埋め込むことにより、絶縁膜２１ｂが形成された空洞部２０ｂ内に埋め込み導電体層３０を形成する。なお、埋め込み導電体層３０としては、例えば、Ｂ、Ａｓ、Ｐなどの不純物がドープされた多結晶半導体を用いるようにしてもよいし、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｚｒなどの金属を用いるようにしてもよいし、ＴａＮ、ＴｉＮなどの金属窒化物を用いるようにしてもよいし、Ｗシリサイド、Ｎｉシリサイドなどの合金を用いるようにしてもよい。

これにより、汎用的な半導体製造プロセスを用いることで、埋め込み導電層３０をバックゲート電極等として機能させることが可能となるとともに、埋め込み導電層３０の埋め込み性を確保しつつ、第４半導体層１３ｂ下に埋め込み導電層３０を形成することが可能となり、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極等を配置することができる。

次に、図８に示すように、ウェットエッチングまたはプラズマエッチングなどの等方性エッチングあるいは異方性エッチングあるいはそれらを適宜組み合わせて用いながら、埋め込み導電層３０を選択的にエッチングすることにより、第４半導体層１３ｂ下に埋め込み導電層３０を残したまま支持体３０の表面および側壁ならびに第２半導体層１２ｂおよび第４半導体層１３ｂの側壁の埋め込み導電層３０を除去する。

なお、導電体層の全面を等方性エッチングもしくは等方性エッチングと異方性エッチングを適宜組み合わせて用いながらバックエッチングすることで、第４半導体層１３ｂ下に埋め込み導電体層３０が残るようにして支持体３０の表面および側壁ならびに第２半導体層１２ｂおよび第４半導体層１３ｂの側壁の導電体層を除去するようにしてもよい。これにより、埋め込み導電体層３０を空洞部２０ｂ内に埋め込むために、半導体基板１１上の全面に導電体層が堆積された場合においても、導電体層の全面を単にバックエッチングすることで、埋め込み導電体層３０を空洞部２０ｂ内に残したまま、不要な導電体層を除去することができ、製造工程の煩雑化を抑制しつつ、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。

あるいは、半導体基板１１上の全面に堆積された導電層を酸化処理し、支持体３０の表面および側壁ならびに第２半導体層１２ｂおよび第４半導体層１３ｂの側壁の導電層を絶縁酸化膜化しても良い。例えば、導電層に多結晶シリコンを用いた場合には、酸化処理にて、支持体３０の表面および側壁ならびに第２半導体層１２ｂおよび第４半導体層１３ｂの側壁の多結晶シリコンをシリコン酸化膜に変化させることができる。

次に、図９に示すように、ＣＶＤなどの方法により支持体１８上の全面が覆われるようにして溝１９内に埋め込まれた埋め込み絶縁膜２２を成膜する。なお、埋め込み絶縁膜２２としては、例えば、シリコン酸化膜などの絶縁体を用いることができる。
次に、図１０に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁膜２２および支持体１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜１４および酸化防止膜１５を除去することにより、第４半導体層１３ｂの表面を露出させる。

次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第４半導体層１３ｂをパターニングすることにより、酸化膜２１の一部を露出させる開口部３１を第４半導体層１３ｂに形成する。そして、第４半導体層１３ｂの表面の熱酸化を行うことにより、第４半導体層１３ｂの表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第４半導体層１３ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第４半導体層１３ｂ上にゲート電極２４を形成する。なお、埋め込み導電体層３０とゲート電極２４とは互いに異なる材料にて構成するようにしてもよい。

次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４半導体層１３ｂ内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第４半導体層１３ｂに形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第４半導体層１３ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２５を形成する。そして、ゲート電極２４およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４半導体層１３ｂ内にイオン注入することにより、サイドウォール２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第４半導体層１３ｂに形成する。

次に、ＣＶＤなどの方法により、ゲート電極２４上に層間絶縁層３２を堆積する。そして、層間絶縁層３２および絶縁膜２１に埋め込まれ、開口部３０を介して埋め込み導電体層３０に接続されたバックゲートコンタクト電極３３ｄを層間絶縁層３２上に形成する。また、層間絶縁層３２に埋め込まれ、ソース層２６ａ、ドレイン層２６ｂおよびゲート電極２４にそれぞれ接続されたソースコンタクト電極３３ａ、ドレインコンタクト電極３３ｂおよびゲートコンタクト電極３３ｃを層間絶縁層３２上に形成する。

これにより、第４半導体層１３ｂの欠陥の発生を低減させつつ、第４半導体層１３ｂを絶縁膜２１ｂ上に配置することが可能となるとともに、絶縁膜２１ｂを介して第４半導体層１３ｂ下に埋め込み導電体層３０を配置することができる。この結果、コスト増を抑制した上で、バックゲート電極の電位を制御することで、動作時のトランジスタのオン電流を増大させることが可能となり、ＳＯＩトランジスタの高速化を図ることが可能となるとともに、待機時の消費電力を低減させることが可能となる。

なお、バックゲートコンタクト電極３３ｄを介してゲート電極２４と埋め込み導電体層３０とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極２４とが同電位となるように制御することができ、短チャンネル効果の抑制や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となり、トランジスタの微細化や、オフ時のリーク電流の低減に有効である。

本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。本発明の一実施形態に係る半導体装置の製造方法を示す図。

符号の説明

１１半導体基板、１２ａ第１半導体層、１２ｂ第４半導体層１３ｂａ第３半導体層、１３ｂ第４半導体層、１４下地酸化膜、１５酸化防止膜、１６、１９溝、１８支持体、２０空洞部、２１ａ、２１ｂ絶縁膜、２２埋め込み絶縁体、２３ゲート絶縁膜、２４ゲート電極、２５サイドウォール、２６ａソース層、２６ｂドレイン層、３０埋め込み導電体層、３１開口部、３２層間絶縁膜、３３ａソースコンタクト、３３ｂドレインコンタクト、３３ｃゲートコンタクト、３３ｄバックゲートコンタクト

Claims

半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上
に成膜する工程と、
前記第２半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上
に形成する工程と、
前記第３半導体層よりもエッチングレートが小さな第４半導体層を前記第３半導体層上
に成膜する工程と、
前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出
させる露出部を形成する工程と、
前記露出部を介して前記第１および第３半導体層を選択的にエッチングすることにより
、前記第１および第３半導体層がそれぞれ選択的に除去された第１および第２空洞部を形
成する工程と、
前記第２空洞部の上下面に絶縁膜を形成するとともに、前記第１空洞部に埋め込まれた
埋め込み絶縁層を形成する工程と、
前記絶縁膜にて上下が挟まれるようにして前記第２空洞部内に埋め込まれた埋め込み導
電体層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上
に成膜する工程と、
前記第２半導体層よりもエッチングレートが大きな第３半導体層を前記第２半導体層上
に形成する工程と、
前記第３半導体層よりもエッチングレートが小さな第４半導体層を前記第３半導体層上
に成膜する工程と、
前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出
させる露出部を形成する工程と、
前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工
程と、
前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内に形
成する工程と、
前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２およ
び第４半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１および第３半導体層を選択的にエッチングすることにより
、前記第１および第３半導体層がそれぞれ選択的に除去された第１および第２空洞部を形
成する工程と、
前記第２空洞部の上下面に絶縁膜を形成するとともに、前記第１空洞部に埋め込まれた
埋め込み絶縁層を形成する工程と、
前記絶縁膜にて上下が挟まれるようにして前記第２空洞部内に埋め込まれた埋め込み導
電体層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
前記半導体基板、前記第２および第４半導体層はＳｉ、前記第１および第３半導体層は
ＳｉＧｅであることを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第１空洞部内が前記埋め込み絶縁体層にて完全に埋め込まれていることを特徴とす
る請求項１から３のいずれか１項記載の半導体装置の製造方法。
前記第２半導体層を熱酸化にて完全に消失させる工程を備えることを特徴とする請求項
１から４のいずれか１項記載の半導体装置の製造方法。
前記埋め込み導電体層は不純物がドープされた多結晶半導体、金属または金属の窒化物
または合金であることを特徴とする請求項１から５のいずれか１項記載の半導体装置の
製造方法。
化学的気相成長法にて前記第２空洞部内に埋め込まれた埋め込み導電体層を形成するこ
とを特徴とする請求項１から６のいずれか１項記載の半導体装置の製造方法。
前記第２空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、
前記第２空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積
する工程と、
等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、
前記第４半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体
層を選択的に除去する工程とを備えることを特徴とする請求項１から７のいずれか１項
記載の半導体装置の製造方法。
前記第２空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、
前記第２空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積
する工程と、
前記導電体層の全面をバックエッチングすることで、前記第４半導体層下に前記埋め込
み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えること
を特徴とする請求項１から７のいずれか１項記載の半導体装置の製造方法。