JP4940797B2 - 半導体装置の製造方法 - Google Patents
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Description
さらに、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
そこで、本発明の目的は、バックゲート電極によるしきい値制御性を向上させるとともに、ソース/ドレイン層との寄生容量を低減することが可能な半導体装置の製造方法を提供することである。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
これにより、バックゲート電極とチャネル領域との間の結合容量を増大させつつ、バックゲート電極と基板間の寄生容量を低減することができ、バックゲート電極によるしきい値制御性を向上させて、動作時や待機時の消費電力を低減させることが可能となるとともに、SOIトランジスタの高速化を実現することができる。
これにより、半導体基板、第1から第4半導体層間の格子整合をとることを可能としつつ、半導体基板、第2および第4半導体層よりも第1および第3半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2および第4半導体層を第1および第3半導体層上に形それぞれ形成することが可能となり、第2および第4半導体層の品質を損なうことなく、第2および第4半導体層と半導体基板との間の絶縁を図ることが可能となる。
これにより、CVDなどの汎用的な半導体製造プロセスを用いることで、半導体基板と半導体層との間にバックゲート電極を埋め込むことが可能となるとともに、バックゲート電極の低抵抗化を図ることができる。また、半導体層と導電体層との間の絶縁層を熱酸化にて形成することにより、半導体層と導電体層との間の絶縁層の膜厚制御を精度よく行いつつ、半導体層と導電体層との間の絶縁層を薄膜化することができる。このため、製造工程の煩雑化を抑制しつつ、SOIトランジスタ下にバックゲート電極を配置することが可能となるとともに、SOIトランジスタの閾値電圧を、バックゲート電極により低電圧で制御することが可能となり、SOIトランジスタの低消費電力化を図ることができる。
これにより、電界効果型トランジスタのチャネル領域に対応させて埋め込み導電体層を電界効果型トランジスタ下に配置した場合においても、ゲート電極に邪魔されることなく、埋め込み導電体層とコンタクトをとることができ、埋め込み導電体層の電位を外部から制御することが可能となる。
これにより、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、電界効果型トランジスタのアクティブ領域の電位を埋め込み導電体層にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
これにより、電界効果型トランジスタ下に埋め込み導電体層を配置することを可能としつつ、埋め込み導電体層とチャネル領域との間の結合容量を増大させたり、埋め込み導電体層とソース/ドレイン層との間の寄生容量を低減させたりすることができる。このため、ゲート電極やソース/ドレインコンタクトなどの配置の制約を受けることなく、埋め込み導電体層を配置することが可能となるとともに、埋め込み導電体層によるしきい値制御性を向上させ、動作時や待機時の消費電力を低減させたり、SOIトランジスタの高速化を実現したりすることができる。また、膜厚が1nmから20nmの薄いシリコン酸化膜やシリコン窒化膜、あるいは、AL,Zr,Hrなどの酸化膜からなるHigh−K絶縁膜で絶縁層を形成すれば、埋め込み導電体層による閾値の制御性が向上し、かつ、良好なサブスレショルドを得ることができる。
これにより、電界効果型トランジスタのチャネル領域の裏側がゲート電極と同電位となるように制御することができ、チャネル領域ポテンシャルの支配力を向上させることができる。このため、半導体層を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、オフ時のリーク電流を減少させることを可能としつつ、特性バラツキを低減させることが可能となる。
これにより、埋め込み導電体層の電位を安定化させることが可能となるとともに、電界効果型トランジスタの耐圧を向上させることが可能となり、電界効果型トランジスタの高耐圧化を図ることができる。
これにより、埋め込み導電体層に電圧を印加することで、電界効果型トランジスタのしきい値をダイナミックに制御することが可能となり、電界効果型トランジスタの動作中にしきい値を変化させることができる。
これにより、半導体基板、第2半導体層および第1半導体層間の格子整合をとることを可能としつつ、半導体基板および第2半導体層よりも第1半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2半導体層を第1半導体層上に形成することが可能となり、第2半導体層の品質を損なうことなく、第2半導体層と半導体基板との間の絶縁を図ることが可能となる。
これにより、汎用的な半導体製造プロセスを用いることで、導電体層の埋め込み性を確保しつつ、半導体基板と半導体層との間にバックゲート電極を形成することが可能となり、製造工程の煩雑化を抑制しつつ、SOIトランジスタ下にバックゲート電極を配置することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程は、前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、前記導電体層の全面をバックエッチングすることで、前記第2半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の導電体層を除去する工程とを備えることを特徴とする。
(1)第1実施形態
図1(a)〜図12(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図12(b)は、図1(a)〜図12(a)のA1−A1´〜A12−A12´線でそれぞれ切断した断面図、図1(c)〜図12(c)は、図1(a)〜図12(a)のB1−B1´〜B12−B12´線でそれぞれ切断した断面図である。
次に、図2に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜54、下地酸化膜53、半導体層35、52、33、51をパターニングすることにより、半導体基板31を露出させる溝36を所定の方向に沿って形成する。なお、半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。また、溝36の配置位置は、半導体層33の素子分離領域の一部に対応させることができる。
なお、半導体層33の表面を露出させる代わりに、半導体層52の表面でエッチングを止めるようにしてもよいし、半導体層52をオーバーエッチングして半導体層52の途中までエッチングするようにしてもよい。ここで、半導体層52のエッチングを途中で止めることにより、溝36内の半導体層33の表面が露出されることを防止することができる。このため、半導体層51、52をエッチング除去する際に、溝36内の半導体層33がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝36内の半導体層33のオーバーエッチングを抑制することができる。
ここで、溝36、37内に支持体56を設けることにより、半導体層51、52が除去された場合においても、半導体層33、35を半導体基板31上で支持することが可能となるとともに、溝36、37とは別に溝38を設けることにより、半導体層33、35下にそれぞれ配置された半導体層51、52にエッチングガスまたはエッチング液を接触させることが可能となる。このため、半導体層33、35の結晶品質を損なうことなく、半導体層33、35と半導体基板31との間の絶縁を図ることが可能となる。
次に、図9に示すように、CMP(化学的機械的研磨)などの方法を用いて絶縁層45および支持体56を薄膜化するとともに、酸化防止膜54および下地酸化膜53を除去することにより、半導体層35の表面を露出させる。
次に、図10に示すように、半導体層35の表面の熱酸化を行うことにより、半導体層35の表面にゲート絶縁膜41を形成する。そして、CVDなどの方法により、ゲート絶縁膜41が形成された半導体層35上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層35上に配置されたゲート電極42を形成する。
次に、図12に示すように、CVDなどの方法により、ゲート電極45上に層間絶縁層44を堆積する。そして、層間絶縁層44および支持体56に埋め込まれ、半導体層33に接続されたバックゲートコンタクト電極45a、45bを層間絶縁層44上に形成する。さらに、層間絶縁層44に埋め込まれ、ソース層47aおよびドレイン層47bにそれぞれ接続されたソースコンタクト電極46aおよびドレインコンタクト電極46bを層間絶縁層44上に形成する。
図13(a)〜図26(a)は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図、図13(b)〜図26(b)は、図13(a)〜図26(a)のA13−A13´〜A26−A26´線でそれぞれ切断した断面図、図13(c)〜図26(c)は、図13(a)〜図26(a)のB13−B13´〜B26−B26´線でそれぞれ切断した断面図である。
ここで、溝6内に支持体7を設けることにより、第1半導体層2が除去された場合においても、第2半導体層3を半導体基板1上で支持することが可能となるとともに、溝6とは別に溝8aを設けることにより、第2半導体層3下の第1半導体層2にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第2半導体層3の品質を損なうことなく、第2半導体層3と半導体基板1との間の絶縁を図ることが可能となる。
fON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、
ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr,Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi,Ti)
O3などの誘電体を用いるようにしてもよい。
また、溝6、8aの配置位置を第2半導体層3の素子分離領域に対応させることにより、第2半導体層3の横方向および縦方向の素子分離を行うことが可能となるとともに、溝6内に支持体7を埋め込むことにより、第2半導体層3を半導体基板1上で支持する支持体7の溝をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、SOIトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、SOIトランジスタのコストダウンを図ることが可能となる。
次に、図21に示すように、フォトリソグラフィー技術を用いることにより、埋め込み導電体層11の端部上を露出させる開口部Raが形成されたレジストパターンRを酸化防止膜5上に形成する。そして、レジストパターンRをマスクとして酸化防止膜5、下地酸化膜4および第2半導体層3をエッチングすることにより、埋め込み導電体層11の端部上の絶縁膜10を露出させる。
次に、図23に示すように、CMPまたはエッチバックなどの方法にて埋め込み絶縁体13を薄膜化するとともに、酸化防止膜5をストッパー層として、CMPによる平坦化を止める。続いて、図24に示すように、下地酸化膜4および酸化防止膜5を除去することにより、第2半導体層3の表面を露出させる。
また、上述した実施形態では、絶縁膜10を形成する際に、第2半導体層3の表面の熱酸化を防止するために、第2半導体層3上に酸化防止膜5を形成する方法について説明したが、第2半導体層3上に酸化防止膜5を形成することなく、絶縁膜10を形成するようにしてもよい。この場合、絶縁膜10の形成時に第2半導体層3の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。
ォール、25a ソース層、25b ドレイン層、26 層間絶縁膜、27a ソースコンタクト電極、27b ドレインコンタクト電極、27c ゲートコンタクト電極、27d バックゲートコンタクト電極、31 半導体基板、 33、35 第2半導体層、51、52 第1半導体層、41 ゲート絶縁膜、42 ゲート電極、43a ソース層、43b ドレイン層、36、37、38 溝、44 層間絶縁層、39 埋め込み絶縁層、45 埋め込み絶縁体、45a、45b バックゲートコンタクト電極、46a ソースコンタクト電極、46b ドレインコンタクト電極、53 下地酸化膜、54 酸化防止膜、56 支持体、57a、57b 空洞部、60a、60b 空隙、61 サイドウォール
Claims (7)
- 半導体基板上に第1半導体層を成膜する工程と、
前記第1半導体層とは組成の異なる第2半導体層を前記第1半導体層上に成膜する工程と、
前記第1半導体層と同一の組成を持つ第3半導体層を前記第2半導体層上に成膜する工程と、
前記第2半導体層と同一の組成を持つ第4半導体層を前記第3半導体層上に成膜する工程と、
前記第1半導体層、前記第2半導体層、前記第3半導体層、第4半導体層をそれぞれ貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層および前記第4半導体層よりも前記第1半導体層および前記第3半導体層の方がエッチングされ易い条件で、前記第1溝を介して前記第1半導体層および前記第3半導体層を横方向にエッチングすることにより、前記第2半導体層下の前記第1半導体層の一部、および前記第4半導体層下の前記第3半導体層の一部をそれぞれ除去する工程と、
前記第1溝を介して前記第2半導体層下および前記第4半導体層下に回り込むように配置され、前記半導体基板上で前記第2半導体層および前記第4半導体層を支持する絶縁性の支持体を形成する工程と、
前記支持体が形成された前記第1半導体層および前記第3半導体層を前記第2半導体層下および前記第4半導体層下からそれぞれ露出させる第2溝を形成する工程と、
前記第2半導体層および前記第4半導体層よりも前記第1半導体層および前記第3半導体層の方がエッチングされ易い条件で、前記第2溝を介して前記第1半導体層および前記第3半導体層をエッチングすることにより、前記第1半導体層および前記第3半導体層がそれぞれ除去された第1空洞部および第2空洞部を形成する工程と、
前記第2溝を介して前記第1空洞部および前記第2空洞部にそれぞれ埋め込まれ、前記支持体よりも比誘電率の大きな埋め込み絶縁層を形成する工程と、
前記第4半導体層であって前記埋め込み絶縁層の直上に位置する領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第4半導体層であって前記支持体の直上に位置する領域にソース、ドレインを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記半導体基板、前記第2半導体層および前記第4半導体層はSi、前記第1半導体層および前記第3半導体層はSiGeであることを特徴とする請求項1記載の半導体装置の製造方法。
- 第1半導体層を半導体基板上に形成する工程と、
前記第1半導体層とは組成の異なる第2半導体層を前記第1半導体層上に形成する工程と、
前記第1半導体層および前記第2半導体層を貫通して前記半導体基板を露出させる第1溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易い条件で、前記第1溝を介して前記第1半導体層を横方向にエッチングすることにより、前記第2半導体層下の前記第1半導体層の一部を除去する工程と、
前記第1溝を介して前記第2半導体層下に回り込むように配置され、前記半導体基板上で前記第2半導体層を支持する支持体を形成する工程と、
前記第1半導体層の一部を前記第2半導体層下から露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易い条件で、前記第2溝を介して前記第1半導体層をエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、
前記空洞部の上下面に絶縁膜を形成する工程と、
前記絶縁膜にて上下が挟まれるようにして前記空洞部内に埋め込まれた埋め込み導電体層を形成する工程と、
前記第2半導体層であって前記埋め込み導電体層の直上に位置する領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第2半導体層であって前記支持体の直上に位置する領域にソース、ドレインを形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記半導体基板および前記第2半導体層はSi、前記第1半導体層はSiGeであることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記埋め込み導電体層を化学的気相成長法にて形成することを特徴とする請求項3または請求項4記載の半導体装置の製造方法。
- 前記埋め込み導電体層を形成する工程は、
前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、
等方性エッチングまたは異方性エッチングのいずれか少なくとも一方を用いることで、前記第2半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の前記導電体層を選択的に除去する工程と、を備えることを特徴とする請求項3から請求項5のいずれか1項記載の半導体装置の製造方法。 - 前記埋め込み導電体層を形成する工程は、
前記空洞部内が埋め込まれるようにして導電体層を前記半導体基板上の全面に堆積する工程と、
前記導電体層の全面をバックエッチングすることで、前記第2半導体層下に前記埋め込み導電体層が残るようにして前記半導体基板上の前記導電体層を除去する工程と、を備えることを特徴とする請求項3から請求項5のいずれか1項記載の半導体装置の製造方法。
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