JP4696821B2

JP4696821B2 - 半導体装置の製造方法

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Publication number: JP4696821B2
Application number: JP2005289669A
Authority: JP
Inventors: 樹理加藤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-10-03
Filing date: 2005-10-03
Publication date: 2011-06-08
Anticipated expiration: 2025-10-03
Also published as: JP2007103551A

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、絶縁体上に配置された電界効果型トランジスタ下に不純物の極性や濃度の異なるフィールドプレート電極を形成する方法に適用して好適なものである。

従来の半導体装置では、例えば、特許文献１、２に開示されているように、電界効果型トランジスタの高耐圧化を図るために、電界効果型トランジスタを覆う絶縁膜上にフィールドプレート電極を形成し、ゲートまたはソースにフィールドプレート電極を接続する方法がある。また、高いしきい値を持つＳＯＩトランジスタではボディ濃度が高くなり、急峻なサブスレショルドを得るために、チャネル領域のＳＯＩ層を数十ｎｍ以下に設定することが行われている。
特開平９−４５９０９号公報特開平９−２０５２１１号公報

しかしながら、従来のフィールドプレート電極構造では、電界効果型トランジスタを覆う絶縁膜上にフィールドプレート電極が形成される。このため、ゲート電極やソース／ドレインコンタクトを避けるようにフィールドプレート電極を配置する必要があり、ゲート端やフィールドプレート電極端での電界集中による耐圧低下の問題があった。
また、ＳＯＩトランジスタでは、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられると、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかる。このため、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生し、ＳＯＩトランジスタの高耐圧化の妨げになるという問題があった。

また、フィールドプレート電極をゲートまたはソースに接続するために、電界効果型トランジスタごとにフィールドプレート電極を分離すると、フィールドプレート電極と接続するためのコンタクトを電界効果型トランジスタごとに設ける必要があり、チップサイズの増大を招くという問題があった。
さらに、半導体集積回路の微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性（S値）が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。

また、ＳＯＩトランジスタのしきい値制御を行うために、SOI層のボディ濃度を高くすると、電界効果型トランジスタの移動度の劣化を招き、オン電流が低下するという問題があった。また、急峻なサブスレショルドを得るために、ＳＯＩトランジスタのチャネル領域のＳＯＩ層を数十ｎｍ以下に設定すると、トランジスタ特性のバラツキが増大し、製造歩留まりが低下するという問題があった。

そこで、本発明の目的は、サブスレッショルド領域のドレイン電流の立ち上がり特性（S値）と、しきい値制御性を向上させつつ、絶縁体上に配置された電界効果型トランジスタ下にフィールドプレート電極を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる溝を形成する工程と、前記溝に埋め込まれ、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、上から２層目の第２半導体層に不純物のイオン注入を選択的に行うことにより、上から２層目の第２半導体層に不純物導入層を形成する工程と、最上層の第２半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成する工程とを備えることを特徴とする。

これにより、ＳＯＩ基板を用いることなく、上から２層目の第２半導体層をフィールドプレート電極として機能させることが可能となるとともに、ＳＯＩトランジスタを最上層の第２半導体層に形成することができ、ＳＯＩトランジスタが形成された第２半導体層の裏面にフィールドプレート電極を配置することが可能となる。また、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。第１半導体層膜厚が１ｎｍ以上の厚みを持つ場合、選択的に第１半導体層を除去できる。また、１ｎｍより厚い空洞部内は、熱酸化処理あるいはＡＬＤ処理により埋め込み絶縁層を形成できる。また、第１溝および第２溝に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。さらに、上から２層目の第２半導体層に不純物のイオン注入を選択的に行うことにより、電界効果型トランジスタが形成された最上層の第２半導体層と、電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することができ、第２半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を１Ｖ程度変化させることができる。

このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基板上に複数層形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成するとともに、上層の第１半導体層および上層の第２半導体層を貫通して下層の第２半導体層を露出させる第２溝を形成する工程と、前記第１溝および前記第２溝に埋め込まれ、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２溝にて分離された上から２層目の第２半導体層の第１の領域に不純物のイオン注入を選択的に行うことにより、上から２層目の第２半導体層の第１の領域に第１不純物導入層を形成する工程と、前記第２溝にて分離された上から２層目の第２半導体層の第２の領域に不純物のイオン注入を選択的に行うことにより、上から２層目の第２半導体層の第２の領域に第２不純物導入層を形成する工程と、前記第２溝にて分離された前記第２半導体層の第１および第２の領域の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第２半導体層の第１および第２の領域にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。

これにより、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのアクティブ領域の電位を１枚のフィールドプレート電極にて制御することが可能となるとともに、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを分離するＳＴＩ（ｓｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造を形成することが可能となる。

また、上から２層目の第２半導体層に不純物のイオン注入を選択的に行うことにより、電界効果型トランジスタが形成された最上層の第２半導体層と、電界効果型トランジスタ下に配置されたフィールドプレート電極とで不純物の極性または濃度が異なるように設定することができ、第２半導体層のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、電界効果型トランジスタのしきい値を１Ｖ程度変化させることができる。

このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート電極上に配置された第２半導体層を素子分離することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板１上には絶縁層２が形成され、絶縁層２上には、単結晶半導体層３ａ、３ｂが積層されている。ここで、単結晶半導体層３ａ、３ｂは不純物の極性または濃度が互いに異なるように構成することができる。例えば、単結晶半導体層３ａの極性をＮ型に設定するとともに、単結晶半導体層３ｂの極性をＰ型に設定することができる。そして、単結晶半導体層３ａ、３ｂ上には、メサ分離された単結晶半導体層５ａ、５ｂが絶縁層４を介してそれぞれ積層されている。なお、半導体基板１および単結晶半導体層３ａ、３ｂ、５ａ、５ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、単結晶半導体層３ａ、３ｂ、５ａ、５ｂの代わりに、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。そして、メサ分離された単結晶半導体層５ａ、５ｂ間には素子分離絶縁層６が埋め込まれている。

そして、単結晶半導体層５ａ、５ｂ上には、素子分離絶縁層６にまたがるように配置されたゲート電極８がゲート絶縁膜７ａ、７ｂをそれぞれ介して形成されている。なお、ゲート電極８の材質としては、例えば、多結晶シリコンやＮｉ，Ｃｏ，Ｐｔ，Ｔｉのシリサイドの他、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，ＡｌやＣｕなどの金属を用いるようにしてもよい。ここで、単結晶半導体層５ａ上のゲート電極８には不純物導入層８ａが形成されるとともに、単結晶半導体層５ｂ上のゲート電極８には不純物導入層８ｂが形成され、不純物導入層８ａ、８ｂは互いに不純物の極性または濃度が異なるように設定することができる。例えば、不純物導入層８ａの極性をＰ型に設定するとともに、不純物導入層８ｂの極性をＮ型に設定することができる。そして、単結晶半導体層５ａには、ゲート電極８を挟み込むように配置されたＰ型ソース層９ａおよびＰ型ドレイン層１０ａが形成され、単結晶半導体層５ｂには、ゲート電極８を挟み込むように配置されたＮ型ソース層９ｂおよびＮ型ドレイン層１０ｂが形成されている。そして、ゲート電極８上には、ゲート電極８、素子分離絶縁層６および絶縁層４を貫通して単結晶半導体層３ａ、３ｂに共通に接続された埋め込み電極１１が形成されている。ここで、単結晶半導体層３ａは、単結晶半導体層５ａ下に自己整合的に配置することができ、単結晶半導体層３ｂは、単結晶半導体層５ｂ下に自己整合的に配置することができる。そして、単結晶半導体層３ａ、３ｂは、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタ下にそれぞれ配置されたフィールドプレート電極として機能させることができる。

これにより、ゲート電極８やソース／ドレインコンタクトなどの配置の制約を受けることなく、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタのアクティブ領域の電位を１枚のフィールドプレート電極にて制御することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。また、Ｐチャンネル電界効果型トランジスタ下とＮチャンネル電界効果型トランジスタ下とでフィールドプレート電極の極性を自由に選択することにより、単結晶半導体層５ａ、５ｂのボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、Ｐ，Ｎ各々のしきい値を１Ｖ程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。

また、素子分離絶縁層６を介してフィールドプレート電極上の１箇所でゲート電極８と接続をとることで、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタの双方のチャネル領域の裏側がゲート電極８と同電位となるように制御することができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。

なお、絶縁層４は、ゲート絶縁膜７ａ、７ｂと膜厚または比誘電率が互いに異なるように設定することが好ましい。例えば、絶縁層４はゲート絶縁膜７ａ、７ｂよりも膜厚を大きくするとともに、比誘電率を小さくすることができる。これにより、単結晶半導体層３ａとの間で形成されるＰ型ソース層９ａ、Ｐ型ドレイン層１０ａの寄生容量を減らすことが可能となるとともに、単結晶半導体層３ｂとの間で形成されるＮ型ソース層９ｂ、Ｎ型ドレイン層１０ｂの寄生容量を減らすことが可能となり、電界効果型トランジスタのオン電流を増大させることができる。

また、図１の実施形態では、単結晶半導体層３ａ、３ｂとゲート電極８とを接続する方法について説明したが、単結晶半導体層３ａ、３ｂとソース層９ａ、９ｂとをそれぞれ接続するようにしてもよく、ゲート電極８およびソース層９ａ、９ｂと単結晶半導体層３ａ、３ｂとの電位を独立に制御できるようにしてもよい。
また、上述した実施形態では、Ｐチャンネル電界効果型トランジスタとＮ極性を持つフィールドプレート電極を組み合わせるとともに、Ｎチャンネル電界効果型トランジスタとＰ極性を持つフィールドプレート電極を組み合わせる方法について説明したが、Ｐチャンネル電界効果型トランジスタとＰ極性を持つフィールドプレート電極を組み合わせるとともに、Ｎチャンネル電界効果型トランジスタとＮ極性を持つフィールドプレート電極を組み合わせるようにしてもよいし、Ｐチャンネル電界効果型トランジスタとＰ極性を持つフィールドプレート電極を組み合わせるとともに、Ｎチャンネル電界効果型トランジスタとＰ極性を持つフィールドプレート電極を組み合わせるようにしてもよいし、Ｐチャンネル電界効果型トランジスタとＮ極性を持つフィールドプレート電極を組み合わせるとともに、Ｎチャンネル電界効果型トランジスタとＮ極性を持つフィールドプレート電極を組み合わせるようにしてもよい。

図２（ａ）〜図１６（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１６（ｂ）は、図２（ａ）〜図１６（ａ）のＡ１−Ａ１´〜Ａ１５−Ａ１５´線でそれぞれ切断した断面図、図２（ｃ）〜図１６（ｃ）は、図２（ａ）〜図１６（ａ）のＢ１−Ｂ１´〜Ｂ１５−Ｂ１５´線でそれぞれ切断した断面図である。
図２において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５がエピタキシャル成長にて順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができ、半導体基板３１、半導体層３３、３５、５１、５２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの中から適宜選択することができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。また、単結晶半導体層５１、３３、５２、３５の代わりに、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、単結晶半導体層５１、５２の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。

そして、単結晶半導体層３５の熱酸化、あるいは、ＣＶＤ処理により単結晶半導体層３５の表面に下地酸化膜５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。

さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅が広く単結晶半導体層３３の表面を露出させる溝３７を形成するとともに、単結晶半導体層３３の表面を露出させる溝６０を単結晶半導体層３５の内側に形成する。ここで、溝３７、６０の配置位置は、半導体層３５の素子分離領域に対応させることができる。

なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３７、６０内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３７、６０内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３７、６０内の単結晶半導体層３３のオーバーエッチングを抑制することができる。

次に、図４に示すように、ＣＶＤなどの方法により、溝３６、３７、６０内に埋め込まれ、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。なお、支持体５６の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、下地酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。ここで、溝３８は、単結晶半導体層３５が溝６０によって単結晶半導体層３５ａ、３５ｂに分断されるように配置することができる。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。

次に、図６に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。

なお、半導体基板３１、単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。また、単結晶半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。空洞部５７ａ，５７ｂは最小膜厚で、１ｎｍ強の空洞形成が可能である。

また、単結晶半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層５１、５２を多孔質化するようにしてもよいし、単結晶半導体層５１、５２にイオン注入を行うことにより、単結晶半導体層５１、５２をアモルファス化するようにしてもよい。これにより、単結晶半導体層５１、５２のエッチングレートを増大させることが可能となり、単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２のエッチング面積を拡大することができる。

次に、図７に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成する。なお、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。

これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に埋め込み絶縁層３４を形成することが可能となる。

なお、空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４をそれぞれ形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３２、３４をリフローさせることが可能となり、埋め込み絶縁層３２、３４のストレスを緩和させることが可能となるとともに、単結晶半導体層３３、３５との境界における界面準位を減らすことができる。また、埋め込み絶縁層３２、３４は空洞部５７ａ、５７ｂを全て埋めるように形成しても良いし、空洞部５７ａ、５７ｂが一部残るように形成しても良い。
また、空洞部５７ａ，５７ｂは、ＡＬＤ処理により、Ａｌ，Ｚｒ，Ｈｆ酸化物などのＨｉｇｈ−Ｋ膜を形成しても良い。この場合には、単結晶半導体層３３，３５の酸化による膜減りは無い。半導体層熱酸化による埋め込み絶縁膜の最小膜厚は２ｎｍ程度、ＡＬＤによるＨｉｇｈ−Ｋ埋め込み絶縁膜の最小膜厚は１ｎｍ程度である。

また、図７の方法では、ＡＬＤ処理や、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成する方法について説明したが、ＣＶＤ法やＳＯＧ法にて半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに絶縁膜を成膜させることにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂを埋め込み絶縁層３２、３４で埋め込むようにしてもよい。これにより、単結晶半導体層３３、３５の膜減りを防止しつつ、半導体基板３１と単結晶半導体層３３、３５との間の空洞部３９を酸化膜以外の材料で埋め込むことが可能となる。このため、半導体基板３１と単結晶半導体層３３、３５との間に配置される埋め込み絶縁層３２、３４の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、単結晶半導体層３３、３５の寄生容量を低減させることができる。

なお、埋め込み絶縁層３２、３４の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３２、３４として、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。

次に、図８に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体４５を堆積する。なお、埋め込み絶縁体４５としては、例えば、ＳｉＯ_２またはＳｉ_３Ｎ_４などを用いることができる。また、単結晶半導体層３３，３５間の絶縁膜３４を薄くして、半導体基板３１と単結晶半導体層３３間の絶縁膜３２を厚く設定しても良い。例えば、単結晶半導体層５１，３３，５２，３５を、各々５０ｎｍ，１００ｎｍ，５ｎｍ，１０ｎｍに設定し、ＡＬＤ法やＣＶＤ法により絶縁膜３２，３４を形成すれば、絶縁層３２の膜厚を５０ｎｍ，３４の膜厚を５ｎｍにすることができる。

次に、図９に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体４５および支持体５６を薄膜化するとともに、酸化防止膜５４および下地酸化膜５３を除去することにより、単結晶半導体層３５の表面を露出させる。
次に、図１０に示すように、フォトリソグラフィー技術を用いることにより、溝６０にて分断された単結晶半導体層３５ａ下の単結晶半導体層３３上が露出されるとともに、溝６０にて分断された単結晶半導体層３５ｂ下の単結晶半導体層３３上が覆われるように配置されたレジストパターンＲ１を形成する。そして、レジストパターンＲ１をマスクとして適切な加速エネルギーを選択して不純物のイオン注入ＩＰ１を単結晶半導体層３３に行うことにより、単結晶半導体層３３に不純物導入層３６ａを形成する。

次に、図１１に示すように、レジストパターンＲ１を除去した後、フォトリソグラフィー技術を用いることにより、溝６０にて分断された単結晶半導体層３５ｂ下の単結晶半導体層３３上が露出されるとともに、溝６０にて分断された単結晶半導体層３５ａ下の単結晶半導体層３３上が覆われるように配置されたレジストパターンＲ２を形成する。そして、レジストパターンＲ２をマスクとして適切な加速エネルギーを選択して不純物のイオン注入ＩＰ２を単結晶半導体層３３に行うことにより、単結晶半導体層３３に不純物導入層３６ｂを形成する。

なお、不純物導入層３６ａ、３６ｂは、極性または濃度が互いに異なるように設定することができ、例えば、不純物導入層３６ａがＮ極性、不純物導入層３６ｂがＰ極性を持つように設定することができる。
次に、図１２に示すように、単結晶半導体層３５の表面の熱酸化を行うことにより、単結晶半導体層３５ａ、３５ｂの表面にゲート絶縁膜６１を形成する。この時、ＡＬＤ方やＣＶＤ法、あるいは、熱窒化法を用いて、Ａｌ_２Ｏ_３，などのＨｉｇｈ−Ｋ膜を形成しても良い。絶縁膜３２，３４，６１は、各々、膜厚、誘電率を独立かつ任意に設定できる。電界効果型トランジスタの閾値制御性やＳ値の向上、同時に、ソース・ドレイン・フィールドプレート電極の寄生容量低減など、目的に応じて、最適な設定を行うことができる。そして、ＣＶＤなどの方法により、ゲート絶縁膜６１が形成された単結晶半導体層３５ａ、３５ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、支持体５６にまたがるようにして単結晶半導体層３５ａ、３５ｂに共通に配置されたゲート電極６２を形成する。ゲート電極６２は、Ｎｉ，Ｐｔ，Ｃｏ，Ｔｉなどのシリサイド、あるいは、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗなどのメタルでも良い。

次に、図１３に示すように、フォトリソグラフィー技術を用いることにより、溝６０にて分断された単結晶半導体層３５ａ上のゲート電極６２が露出されるとともに、溝６０にて分断された単結晶半導体層３５ｂ上のゲート電極６２が覆われるように配置されたレジストパターンＲ３を形成する。そして、レジストパターンＲ３およびゲート電極６２をマスクとして、Ｂ、ＢＦ_２などの不純物のイオン注入ＩＰ３をゲート電極６２および単結晶半導体層３５ａ内に行うことにより、ゲート電極６２にＰ型不純物導入層６２ａを形成するとともに、ゲート電極６２を挟み込むように配置されたＰ型ソース／ドレイン層６３ａ、６３ｂを単結晶半導体層３５ａに形成する。

次に、図１４に示すように、フォトリソグラフィー技術を用いることにより、溝６０にて分断された単結晶半導体層３５ｂ上のゲート電極６２が露出されるとともに、溝６０にて分断された単結晶半導体層３５ａ上のゲート電極６２が覆われるように配置されたレジストパターンＲ４を形成する。そして、レジストパターンＲ４およびゲート電極６２をマスクとして、Ａｓ、Ｐなどの不純物のイオン注入ＩＰ４をゲート電極６２および単結晶半導体層３５ｂ内に行うことにより、ゲート電極６２にＮ型不純物導入層６２ｂを形成するとともに、ゲート電極６２を挟み込むように配置されたＮ型ソース／ドレイン層６４ａ、６４ｂを単結晶半導体層３５ｂに形成する。

次に、図１５に示すように、ＣＶＤなどの方法により、ゲート電極６２上に絶縁層６３を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層６３、ゲート電極６２、ゲート絶縁膜６１および支持体５６をパターニングすることにより、絶縁層６３、ゲート電極６２、ゲート絶縁膜６１および支持体５６を貫通して単結晶半導体層３３を露出させる開口部６４を形成する。ここで、単結晶半導体層３３を露出させる場合、単結晶半導体層３３に形成された不純物導入層３６ａ、３６ｂの双方が露出されるようにすることができる。また、開口部６４は、ゲート電極６２に形成されたＰ型不純物導入層６２ａおよびＮ型不純物導入層６２ｂの双方にかかるように配置することができる。

次に、図１６に示すように、ＣＶＤなどの方法により、開口部６４が埋め込まれるように成膜された導電膜を絶縁層６３上に形成する。なお、導電膜としては、例えば、Ｔｉ、ＴｉＮ、Ｗ、Ａｌ、Ｃｕ，Ａｇなどの金属を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ゲート電極６２と単結晶半導体層３３とを接続する埋め込み電極６５を形成する。

これにより、ＳＯＩ基板を用いることなく、ゲート電極６２を共有するＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタを単結晶半導体層３５に形成することが可能となるとともに、単結晶半導体層３３をフィールドプレート電極として機能させることが可能となり、ＳＯＩトランジスタが形成された単結晶半導体層３５の裏面にフィールドプレート電極を配置することが可能となる。また、溝３６、３７、６０に埋め込まれた支持体５６を形成することにより、単結晶半導体層３３、３５下に空洞部５７ａ、５７ｂが形成された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、単結晶半導体層３５を素子分離するＳＴＩ（ｓｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造を形成することが可能となる。

このため、ゲート電極６２やソース／ドレインコンタクトなどの配置の制約を受けることなく、チャネル領域の深い部分のポテンシャルの支配力を向上させることが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、フィールドプレート電極上に配置されたＰチャネルＳＯＩトランジスタおよびＮチャネルＳＯＩトランジスタを素子分離することが可能となり、コストアップを抑制しつつ、電界効果型トランジスタのオフ時のリーク電流を減少させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。

また、電界効果型トランジスタが形成された単結晶半導体層３５とフィールドプレート電極として機能する単結晶半導体層３３とで不純物の極性または濃度が異なるように設定することにより、単結晶半導体層３５のボディ領域がイントリンジックまたは低濃度にドーピングされている場合においても、しきい値を１Ｖ程度変化させることができ、電界効果型トランジスタの移動度を向上させ、オン電流を増大させることができる。また、単結晶半導体層３５の不純物濃度を低くすることが可能となることから、単結晶半導体層３５を厚膜化した場合においても、急峻なサブスレショルドを得ることが可能となり、特性バラツキを低減させることが可能となるとともに、製造歩留まりを向上させることを可能として、コストダウンを図ることができる。

本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。本発明の一実施形態に係る半導体装置の概略構成を示す図。

符号の説明

１、３１半導体基板、２、４、３２、３４、４１絶縁層、３ａ、３ｂ、５ａ、５ｂ、３３、３５、３５ａ、３５ｂ、５１、５２単結晶半導体層、６、１６素子分離絶縁層、７ａ、７ｂ、６１ゲート絶縁膜、８、６２ゲート電極、８ａ、８ｂ、３６ａ、３６ｂ、６２ａ、６２ｂ不純物導入層、９ａ、９ｂソース層、１０ａ、１０ｂドレイン層、１１、６５埋め込み電極、６３ａ、６３ｂ、６４ａ、６４ｂソース／ドレイン層、４４ｂ、４８コンタクト層、３６、３７、３８、６０溝、３９酸化膜、４５埋め込み絶縁体、６４開口部、５３下地酸化膜、５４酸化防止膜、５６支持体、５７ａ、５７ｂ空洞部、Ｒ１〜Ｒ４レジストパターン

Claims

第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積
層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる溝を形成
する工程と、
前記溝に埋め込まれ、前記半導体基板上で前記第２半導体層を支持する支持体を形成す
る工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成す
る工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導
体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
上から２層目の第２半導体層に不純物のイオン注入を選択的に行うことにより、上から
２層目の第２半導体層に不純物導入層を形成する工程と、
最上層の第２半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側方に配置されたソース／ドレイン層を最上層の第２半導体層に形成
する工程とを備えることを特徴とする半導体装置の製造方法。
第１半導体層よりもエッチングレートが小さな第２半導体層が前記第１半導体層上に積
層された積層構造を半導体基板上に複数層形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を
形成するとともに、上層の第１半導体層および上層の第２半導体層を貫通して下層の第２
半導体層を露出させる第２溝を形成する工程と、
前記第１溝および前記第２溝に埋め込まれ、前記半導体基板上で前記第２半導体層を支
持する支持体を形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる露出部を形成す
る工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導
体層が除去された空洞部を形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２溝にて分離された上から２層目の第２半導体層の第１の領域に不純物のイオン
注入を選択的に行うことにより、上から２層目の第２半導体層の第１の領域に第１不純物
導入層を形成する工程と、
前記第２溝にて分離された上から２層目の第２半導体層の第２の領域に不純物のイオン
注入を選択的に行うことにより、上から２層目の第２半導体層の第２の領域に第２不純物
導入層を形成する工程と、
前記第２溝にて分離された最上層の前記第２半導体層の第１および第２の領域の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第２半導体層の第１および第２の領域にソース／ドレイン層をそれぞれ形成する工
程とを備えることを特徴とする半導体装置の製造方法。